Q-Bus

El bus Q , ^{[ 1 ]} también conocido como bus LSI-11 , es una de las varias tecnologías de bus utilizadas con los sistemas informáticos PDP y MicroVAX fabricados anteriormente por Digital Equipment Corporation de Maynard , Massachusetts .

El bus Q es una versión menos costosa del Unibus que utiliza multiplexación, de modo que las señales de dirección y de datos comparten los mismos cables. ^{[ 2 ]} Esto permite una implementación físicamente más pequeña y menos costosa de prácticamente la misma funcionalidad.

Con el tiempo, el rango de direcciones físicas del bus Q se amplió de 16 a 18 y luego a 22 bits. También se añadieron modos de transferencia de bloques al bus Q. ^{[ 2 ]}

El bus Q está organizado como una serie de módulos instalados en uno o más backplanes .

Al igual que el Unibus anterior, el Q-bus utiliza: ^{[ 3 ] [ 4 ]}

• E/S mapeada en memoria
• Direccionamiento por bytes
• Una estricta relación maestro-esclavo entre los dispositivos en el bus
• señalización asíncrona

La E/S mapeada en memoria implica que los ciclos de datos entre dos dispositivos cualesquiera, ya sean CPU, memoria o dispositivos de E/S, utilizan los mismos protocolos. En el Unibus, se dedica un rango de direcciones físicas a los dispositivos de E/S. El bus Q simplifica este diseño al proporcionar una señal específica (originalmente llamada BBS7 , Bus Bank Select 7, pero posteriormente generalizada como BBSIO , Bus Bank Select I/O ) que selecciona el rango de direcciones utilizado por los dispositivos de E/S.

El direccionamiento por bytes significa que la dirección física transmitida en el Unibus se interpreta como la dirección de una cantidad de datos del tamaño de un byte. Dado que el bus contiene una ruta de datos de dos bytes de ancho, el bit de dirección [0] está sujeto a una interpretación especial y los datos en el bus deben viajar por los carriles de bytes correctos .

Una estricta relación maestro-esclavo implica que, en cualquier momento, solo un dispositivo puede ser el maestro del bus Q. Este dispositivo maestro puede iniciar transacciones de datos, a las que puede responder un máximo de un dispositivo esclavo seleccionado . (Esto no afecta si un ciclo de bus determinado está leyendo o escribiendo datos; el maestro del bus puede ordenar cualquiera de los dos tipos de transacción). Al final del ciclo de bus, un protocolo de arbitraje selecciona el siguiente dispositivo al que se le otorgará el control del bus.

La señalización asíncrona implica que el bus no tiene un tiempo de ciclo fijo; la duración de cada ciclo de transferencia de datos en el bus la determinan exclusivamente los dispositivos maestro y esclavo que participan en dicho ciclo. Estos dispositivos utilizan señales de control de tiempo para regular la temporización del ciclo. La lógica de tiempo de espera del dispositivo maestro limita la duración máxima permitida para cada ciclo del bus.

Según su generación, el bus Q contiene 16, 18 o 22 líneas BDAL ( líneas de datos/dirección del bus ). Estas líneas se utilizan para la parte de la dirección física de cada ciclo del bus. Ocho o dieciséis líneas BDAL se reutilizan para la(s) parte(s) de datos de cada ciclo. Las generaciones más recientes del bus permiten la transferencia en modo de bloques, donde una única dirección de bus puede ir seguida de más de un ciclo de datos (con las transferencias ocurriendo en direcciones de bus consecutivas). Dado que la parte de la dirección de cada ciclo del bus no puede transferir datos, el uso del modo de bloques implica menos ciclos de direcciones y más tiempo para los ciclos de datos, lo que permite un mayor ancho de banda de transferencia de datos del bus .

El dominio del bus se otorga en función de la proximidad topológica de una tarjeta de E/S al árbitro del bus (en el frente lógico del bus); las tarjetas más cercanas tienen prioridad sobre las más lejanas.

Las interrupciones pueden enviarse al procesador de gestión de interrupciones (IFP) en cualquiera de los cuatro niveles de prioridad . Dentro de un nivel determinado, las tarjetas más cercanas al IFP (en la parte frontal del bus) tienen prioridad sobre las que se encuentran más atrás. Las interrupciones están vectorizadas : el IFP lee el vector de interrupción de la tarjeta que solicita una interrupción. De esta forma, las interrupciones de todas las tarjetas de E/S del sistema pueden distinguirse sin ambigüedad.

Los módulos Q-bus se configuran como placas de circuito impreso con conectores de borde chapados en oro que se acoplan a las ranuras correspondientes en un plano posterior. Los conectores de borde de los módulos están divididos en "dedos" individuales, de forma similar a los módulos Unibus, pero están limitados a cuatro conectores, en comparación con los seis de Unibus. Los módulos están disponibles en tamaños de doble altura (dos conectores) o cuádruple altura (cuatro conectores). Esta nomenclatura es algo contraintuitiva, ya que la diferencia entre ambos radica en el ancho de la PCB. Los módulos cuádruples altura suelen utilizarse para CPU, memoria, procesadores de vídeo y otros componentes de alto ancho de banda, mientras que los módulos de doble altura suelen utilizarse para tarjetas de interfaz, placas de conexión, relojes en tiempo real, ROM/microcódigo y otros componentes de ancho de banda relativamente bajo. Algunas excepciones son las CPU LSI-11/2, KDF11-A y KDJ11-A de doble altura, y muchos módulos de memoria de baja capacidad de las primeras series.

Al igual que con Unibus, la señalización se optimizó cuidadosamente para minimizar la lógica requerida en todo el sistema de bus. Se utiliza señalización asíncrona, pero la corrección de la desviación de direcciones y datos es responsabilidad del maestro del bus, lo que reduce la complejidad de los dispositivos esclavos. La responsabilidad de gestionar los ciclos de bus que fallan por tiempo de espera también recae en los dispositivos maestros. De manera similar, la complejidad del manejo de las interrupciones se concentra en el único procesador de interrupciones (el ordenador PDP-11 o VAX-11) del sistema.

El diseño del bus Q estaba estrechamente relacionado con el del bus Unibus, tanto en su concepción como en su implementación detallada. Digital y otros fabricantes ofrecían adaptadores que permitían conectar dispositivos bus Q a ordenadores basados ​​en bus Unibus y viceversa. ^{[ 5 ]} Existían varios dispositivos de E/S disponibles en versiones para bus Unibus o bus Q; algunos presentaban pequeñas diferencias, mientras que muchos otros eran prácticamente idénticos.

En los sistemas soviéticos (véase la CPU de la serie 1801 ), la arquitectura Q-Bus se denomina MPI ( Interfaz Paralela Magistral , o interfaz de bus paralelo). Su principal diferencia radica en que admite hasta cuatro procesadores en el mismo bus. Por lo demás, es completamente compatible, tanto a nivel binario como eléctrico, con el Q-Bus estándar, salvo por la disposición física de los conectores.

El Q-Bus admite 6 tipos básicos de transacciones: ^{[ 2 ]}

Datos DATI de entrada - lectura maestra - nota sin DATIB (no requerido) DATO Datos de salida - escritura maestra Datos de salida de la base de datos (bytes) DATIO Datos de entrada/salida DATIOB Datos de entrada/salida (byte) IAK Interrupción Reconocimiento

Existe una amplia gama de tipos de módulos disponibles para el bus Q. En general, se pueden clasificar de la siguiente manera:

• módulos de CPU
• Módulos de memoria
• Módulos de interfaz
• Módulos del sistema (tarjetas de continuidad de concesión, placas de conexión, etc.)

Tarjeta de expansión Q-Bus de doble ancho con memoria Bubble de 1 Mbit

Tarjeta de expansión Q-Bus de cuatro anchos con memoria de núcleo de 8K × 19 bits

Tarjeta de memoria DEC MicroVAX II (de cuatro ranuras)

Existe una amplia gama de tarjetas de interfaz disponibles para el bus Q. Los distintos módulos del bus Q pueden ser de doble ancho (dos juegos de contactos, la mitad del ancho total del montaje) o de cuádruple ancho (cuatro juegos de contactos, el ancho completo del montaje), lo que indica que el módulo ocupa la mitad o la totalidad de la ranura de montaje del bus Q, respectivamente.

• "HP OpenVMS  :: Hardware Q-Bus" . HoffmanLabs . Archivado del original el 11 de marzo de 2021.
• "El laboratorio - Q-Bus Beispielplatine, Selbstgebaute Q-BUS Platinen" . RunningServer.com (en alemán). Archivado desde el original el 14 de febrero de 2017.
• DEC STD 160: Especificación del bus LSI-11