Hispanopedia WikiLa familia PowerPC e200 consta de núcleos de microprocesador Power ISA de 32 bits desarrollados por Freescale para su uso principal en sistemas de control automotrices e industriales. Estos núcleos están diseñados para formar la CPU en sistemas en chip (SoC) con velocidades de hasta 600 MHz, lo que los hace ideales para aplicaciones integradas .
El núcleo e200 se basa en los procesadores de la familia MPC5xx , que a su vez derivan del núcleo MPC8xx de los procesadores PowerQUICC SoC. El e200 cumple con la arquitectura Power ISA v.2.03 , así como con la especificación anterior Book E. Todos los microprocesadores basados en el núcleo e200 se nombran según el esquema MPC55xx y MPC56xx/JPC56x, para no confundirlos con los procesadores MPC52xx, que se basan en el núcleo PowerPC e300 .
En abril de 2007, Freescale e IPextreme abrieron los núcleos e200 para su licenciamiento a otros fabricantes. [ 1 ]
Continental AG y Freescale están desarrollando SPACE, un procesador tri-core basado en e200 diseñado para sistemas de frenado electrónico en automóviles. [ 2 ]
STMicroelectronics y Freescale han desarrollado conjuntamente microcontroladores para aplicaciones automotrices basados en el chip e200 de la familia MPC56xx/SPC56x .
Núcleos
La familia e200 consta de seis núcleos, que van desde los más sencillos de gama baja hasta los más complejos de gama alta.
e200z0
El núcleo más simple, el e200z0, cuenta con una arquitectura de cuatro etapas en orden . No tiene MMU , ni caché, ni FPU . Utiliza la parte de longitud de bits variable (VLE) de la arquitectura Power ISA, que emplea versiones de 16 bits de la arquitectura PowerPC Book E ISA estándar de 32 bits, lo que reduce el tamaño del código hasta en un 30 %. Dispone de una única interfaz de bus AMBA 2.0v6 de 32 bits. La unidad de carga/almacenamiento está segmentada, tiene una latencia de carga de 1 ciclo y admite un rendimiento de una operación de carga o almacenamiento por ciclo.
El chip e200z0 se utiliza en el MPC5510 como coprocesador opcional junto con un núcleo e200z1, lo que convierte a este chip en un procesador multinúcleo . El e200z0 también está disponible como coprocesador para otros procesadores basados en e200, así como para procesadores independientes de gama muy baja.
e200z1
El e200z1 cuenta con una arquitectura de cuatro etapas y una sola instrucción en paralelo, con una unidad de predicción de bifurcaciones y una MMU de 8 entradas, sin caché ni FPU. Puede utilizar la arquitectura PowerPC ISA completa de 32 bits, así como las instrucciones VLE. Utiliza una interfaz de bus AMBA 2.0v6 dual de 32 bits. La unidad de carga/almacenamiento está segmentada, tiene una latencia de carga de 1 ciclo y admite un rendimiento de una operación de carga o almacenamiento por ciclo.
e200z3
El e200z3 cuenta con una arquitectura de cuatro etapas y una sola instrucción, con una unidad de predicción de bifurcaciones, una MMU de 16 entradas y una FPU compatible con SIMD . No dispone de caché. Puede utilizar la arquitectura PowerPC ISA completa de 32 bits, así como las instrucciones VLE. Utiliza una interfaz de bus AMBA 2.0v6 dual de 64 bits. La unidad de carga/almacenamiento está segmentada, tiene una latencia de carga de un ciclo y admite un rendimiento de una operación de carga o almacenamiento por ciclo.
e200z4
El e200z4 tiene una arquitectura de pipeline de cinco etapas y doble emisión con una unidad de predicción de bifurcaciones, una MMU de 16 entradas, extensión de procesamiento de señales (SPE), una FPU de precisión simple compatible con SIMD y una caché L1 de instrucciones asociativa de 2/4 vías de 4 kilobytes (algoritmo de reemplazo pseudo round-robin). No tiene caché de datos. Puede usar la ISA PowerPC de 32 bits completa, así como las instrucciones VLE. Utiliza una interfaz AMBA 2.0v6 de bus dual de 64 bits. La unidad de carga/almacenamiento está segmentada, tiene una latencia de carga de 2 ciclos y admite un rendimiento de una operación de carga o almacenamiento por ciclo.
Dependiendo del derivado, puede admitir SPE o LSP.
e200z6
El e200z6 cuenta con una arquitectura de segmentación de siete etapas y una sola emisión, con una unidad de predicción de bifurcaciones, una MMU de 32 entradas, extensiones de procesamiento de señales (SPE), una FPU de precisión simple compatible con SIMD y una caché L1 unificada de datos/instrucciones de 32 KiB con asociación de conjuntos de 8 vías. Puede utilizar la arquitectura PowerPC ISA completa de 32 bits, así como las instrucciones VLE. Utiliza una interfaz AMBA 2.0v6 de bus único de 64 bits. La unidad de carga/almacenamiento está segmentada, tiene una latencia de carga de 3 ciclos y admite un rendimiento de una operación de carga o almacenamiento por ciclo.
e200z7
El e200z7 cuenta con una arquitectura de pipeline de diez etapas y doble emisión, con una unidad de predicción de bifurcaciones, una MMU de 32 entradas, una FPU de precisión simple compatible con SIMD y cachés L1 de instrucciones y datos Harvard asociativas de 16 KB y 4 vías. Puede utilizar la arquitectura PowerPC ISA completa de 32 bits, así como las instrucciones VLE. Utiliza una interfaz AMBA 2.0v6 de 32 bits para el bus de direcciones y un bus de datos de 64 bits (con atributos y control en cada bus). La unidad de carga/almacenamiento está segmentada, tiene una latencia de carga de 3 ciclos y admite un rendimiento de una operación de carga o almacenamiento por ciclo.
Dependiendo del derivado, puede admitir SPE, SPE v1.1 o SPE v2.
Véase también
Referencias
- ↑ "Freescale abre la concesión de licencias de la familia de núcleos Power Architecture e200 a través de IPextreme" (Comunicado de prensa). 2 de abril de 2007. Archivado del original el 24 de octubre de 2007.
- ↑ "Freescale y Continental colaboran en un microcontrolador multinúcleo de 32 bits para sistemas de frenado electrónico" (Comunicado de prensa). 16 de octubre de 2007.
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- Página del MPC55xx de Freescale
- Página de ST sobre el SPC5
- Página de licencias de IPextremes e200
- Descripción general y modelo de licenciamiento de la familia principal e200 de Freescale (documento técnico)
- Diseño multinúcleo: principales desafíos y oportunidades – Power.org
- Halfhill, Tom R. (2 de abril de 2007). "Freescale licencia núcleos de potencia". Microprocessor Report .
- microprocesadores PowerPC
- Microprocesadores Motorola
- Microprocesadores Freescale
- microprocesadores de potencia