Nios II

Al igual que las instrucciones nativas de Nios II, las instrucciones definidas por el usuario aceptan valores de hasta dos registros fuente de 32 bits y, opcionalmente, escriben el resultado en un registro destino de 32 bits. Mediante el uso de instrucciones personalizadas, los diseñadores del sistema pueden ajustar el hardware para cumplir con los objetivos de rendimiento y, además, pueden gestionar fácilmente la instrucción como una macro en C.

En sistemas críticos para el rendimiento que dedican la mayor parte de los ciclos de la CPU a ejecutar una sección específica de código, un periférico definido por el usuario puede potencialmente descargar parte o la totalidad de la ejecución de un algoritmo de software a la lógica de hardware definida por el usuario , mejorando la eficiencia energética o el rendimiento de la aplicación.

Introducida con Quartus 8.0, la MMU opcional permite a Nios II ejecutar sistemas operativos que requieren paginación y protección basadas en hardware, como el kernel de Linux . Sin una MMU, Nios se limita a sistemas operativos que utilizan un modelo simplificado de protección y memoria virtual, como μClinux y FreeRTOS .

Introducida con Quartus 8.0, la MPU opcional proporciona una protección de memoria similar a la que ofrece una MMU, pero con un modelo de programación más sencillo y sin la sobrecarga de rendimiento asociada a una MMU.

El núcleo Nios II/f está diseñado para ofrecer el máximo rendimiento a costa de un mayor tamaño. Las características del Nios II/f incluyen:

• Cachés de instrucciones y datos independientes (de 512 B a 64 KB )  
• MMU o MPU opcional
• Acceso a hasta 2 GB de espacio de direcciones externas 
• Memoria opcional estrechamente acoplada para instrucciones y datos.
• Pipeline de seis etapas para lograr el máximo DMIPS /MHz
• Multiplicador de hardware de un solo ciclo y selector de barril
• Opción de división de hardware opcional
• Predicción dinámica de ramificaciones
• Hasta 256 instrucciones personalizadas y aceleradores de hardware ilimitados.
• Módulo de depuración JTAG
• Mejoras opcionales del módulo de depuración JTAG, que incluyen puntos de interrupción de hardware, disparadores de datos y seguimiento en tiempo real.

El núcleo Nios II/s está diseñado para mantener un equilibrio entre rendimiento y coste. Esta implementación del núcleo ya no es compatible con Altera Quartus II v.17 y versiones posteriores. Las características de Nios II/s incluyen:

• caché de instrucciones
• Hasta 2  GB de espacio de direcciones externas
• Memoria opcional de acoplamiento estrecho para instrucciones
• Tubería de cinco etapas
• Predicción de ramificación estática
• Opciones de multiplicación, división y desplazamiento por hardware
• Hasta 256 instrucciones personalizadas
• Módulo de depuración JTAG
• Mejoras opcionales del módulo de depuración JTAG, que incluyen puntos de interrupción de hardware, disparadores de datos y seguimiento en tiempo real.

El núcleo Nios II/e está diseñado para lograr la menor utilización lógica posible de las FPGA. Esto resulta especialmente eficiente para aplicaciones de FPGA Cyclone II de bajo costo. Las características de Nios II/e incluyen:

• Hasta 2  GB de espacio de direcciones externas
• Módulo de depuración JTAG
• Sistemas completos en menos de 700 LE. 
• Mejoras de depuración opcionales
• Hasta 256 instrucciones personalizadas
• Gratis, no se requiere licencia.

Los diseñadores de hardware de Nios II utilizan la herramienta de integración de sistemas Qsys, un componente del paquete Quartus-II, para configurar y generar un sistema Nios. La interfaz gráfica de usuario (GUI) de configuración permite a los usuarios elegir el conjunto de características de Nios-II y añadir periféricos y bloques de E/S (temporizadores, controladores de memoria, interfaz serie, etc.) al sistema embebido. Una vez completada la especificación del hardware, Quartus-II realiza la síntesis, la colocación y el enrutamiento para implementar todo el sistema en la FPGA seleccionada. Qsys está sustituyendo al antiguo SOPC (System-on-a-Programmable-Chip) Builder, que también podía utilizarse para construir un sistema Nios II, y se recomienda para nuevos proyectos. ^{[ 3 ]}

Un paquete independiente, denominado Embedded Design Suite (EDS), gestiona el desarrollo del software. Basado en el IDE Eclipse , EDS incluye un compilador de C/C++ (basado en el conjunto de herramientas GNU ), un depurador y un simulador de conjunto de instrucciones. EDS permite a los programadores probar su aplicación en simulación o descargar y ejecutar la aplicación compilada en el host FPGA real.

Dado que la cadena de desarrollo de C/C++ se basa en GCC , la gran mayoría del software de código abierto para Linux se compila y ejecuta con mínimas o ninguna modificación. También se han adaptado sistemas operativos de terceros a Nios II. Entre ellos se incluyen Micrium MicroC/OS-II , eCos , Segger Microcontroller embOS, ChibiOS/RT , μCLinux y FreeRTOS .

GCC 15 eliminó la compatibilidad con los procesadores Nios II debido a la descontinuación de Nios II. ^{[ 4 ]}

Nios II es comparable a MicroBlaze , una CPU softcore de la competencia para la familia de FPGA de Xilinx . A diferencia de MicroBlaze, Nios II se puede licenciar para ASIC de celda estándar a través de un proveedor de propiedad intelectual externo, Synopsys Designware. Mediante la licencia de Designware, los diseñadores pueden portar diseños basados ​​en Nios desde una plataforma FPGA a un dispositivo ASIC de producción en masa.