Sustitución de la memoria flash NOR

El diseño del hardware incluye cuatro componentes esenciales: interfaz de host, SRAM (caché), memoria flash NAND y lógica de control. Para compensar la diferencia de rendimiento entre NAND y NOR, la SRAM actúa como capa de caché para el acceso a datos sobre NAND. La interfaz de host se encarga de la comunicación con el sistema host mediante buses de direcciones y datos . La lógica de control gestiona la actividad de caché y proporciona la emulación del servicio de memoria flash NOR con memoria flash NAND y SRAM; debe contar con un mecanismo de predicción inteligente para mejorar el rendimiento del sistema. La lógica de control consta de dos componentes principales: el convertidor emula el acceso a la memoria flash NOR sobre la memoria flash NAND con una caché SRAM, donde la traducción de direcciones se realiza desde el direccionamiento por byte (para NOR) al direccionamiento de bloque lógico (LBA) (para NAND). Cabe destacar que cada página NAND de 512 B/2 KB corresponde a uno y cuatro LBA, respectivamente. El procedimiento de precarga intenta precargar datos de NAND a SRAM para que la tasa de aciertos del acceso a NOR sea alta sobre SRAM. El procedimiento debe analizar y extraer el comportamiento de la aplicación objetivo a través de un conjunto de trazas recopiladas. Según los patrones de acceso extraídos de las trazas recopiladas, el procedimiento genera información predictiva, denominada grafo de predicción.

El patrón de acceso de la ejecución de una aplicación sobre NOR (o NAND) consiste en una secuencia de LBA. A medida que una aplicación se ejecuta varias veces, puede aparecer una imagen prácticamente completa del posible patrón de acceso de su ejecución. Dado que la mayoría de las ejecuciones de aplicaciones dependen de la entrada o de los datos, puede haber más de un LBA subsiguiente después de un LBA dado, donde cada LBA corresponde a un nodo en el grafo. Los nodos con más de un LBA subsiguiente se denominan nodos de ramificación, y los demás, nodos regulares. El grafo que corresponde a los patrones de acceso se denomina grafo de predicción de la aplicación específica. Si las páginas en la memoria flash NAND pudieran precargarse en tiempo real y hubiera suficiente espacio SRAM para el almacenamiento en caché, entonces todos los accesos a los datos podrían realizarse a través de SRAM.

Para guardar el grafo de predicción en la memoria flash con sobrecarga (capacidad de SRAM) minimizada, la información LBA subsiguiente de cada nodo regular se guarda en el área de reserva de la página correspondiente. Esto se debe a que el área de reserva de una página en las implementaciones actuales tiene espacio sin usar, y la lectura de una página generalmente implica la lectura simultánea de sus datos y áreas de reserva. De esta manera, el acceso a la información LBA subsiguiente de un nodo regular no tiene costo adicional. Dado que un nodo de ramificación tiene más de un LBA subsiguiente, el área de reserva de la página correspondiente podría no tener suficiente espacio libre para almacenar la información. Por lo tanto, se mantiene una tabla de ramificación para guardar la información LBA subsiguiente de todos los nodos de ramificación. La dirección de entrada inicial de la tabla de ramificación que corresponde a un nodo de ramificación se puede guardar en el área de reserva de la página correspondiente. La entrada inicial registra el número de LBA subsiguientes del nodo de ramificación, y los LBA subsiguientes se almacenan en las entradas posteriores a la entrada inicial. La tabla de ramificación se puede guardar en la memoria flash. Durante la ejecución , la tabla completa se puede cargar en la memoria SRAM para un mejor rendimiento. Si no hay suficiente espacio en la memoria SRAM, se pueden cargar partes de la tabla bajo demanda .

El objetivo del procedimiento de precarga es precargar datos de la memoria NAND según un grafo de predicción dado, de manera que la mayoría de los accesos a datos se produzcan a través de la memoria SRAM. La idea básica es precargar datos siguiendo el orden LBA en el grafo. Para buscar eficientemente una página seleccionada en la caché, se adopta una cola cíclica en la gestión de la caché. Los datos precargados de la memoria flash NAND se encolan, mientras que los transferidos al host se desencolan. El procedimiento de precarga se realiza de forma voraz : sea P1 la última página precargada. Si P1 corresponde a un nodo regular, entonces se precarga la página que corresponde al siguiente LBA. Si P1 corresponde a un nodo de bifurcación, entonces el procedimiento debe precargar páginas siguiendo todos los enlaces LBA siguientes posibles de forma equitativa y por turnos .