Interconexión de componentes periféricos

Las tarjetas PCI típicas tienen una o dos muescas de llave, según su voltaje de señalización. Las tarjetas que requieren 3,3  voltios tienen una muesca a 56,21  mm de la placa posterior en las posiciones de los pines 12 y 13; las que requieren 5  voltios tienen una muesca a 104,41  mm de la placa posterior en las posiciones de los pines 50 y 51. Esto permite que las tarjetas se instalen únicamente en ranuras con el voltaje que admiten. Las tarjetas universales, que aceptan ambos voltajes, tienen ambas muescas de llave.

El conector PCI se define como aquel que tiene 62 contactos a cada lado del conector de borde , pero dos o cuatro de ellos se reemplazan por muescas de llave, por lo que una tarjeta tiene 60 o 58 contactos a cada lado. El lado A se refiere al "lado de soldadura" y el lado B al "lado de componentes": si la tarjeta se sostiene con el conector hacia abajo, una vista del lado A mostrará la placa posterior a la derecha, mientras que una vista del lado B mostrará la placa posterior a la izquierda. La distribución de pines de los lados B y A es la siguiente, mirando hacia abajo dentro del conector de la placa base (los pines A1 y B1 son los más cercanos a la placa posterior). ^{[ 16 ] [ 18 ] [ 19 ]}

El PCI de 64 bits amplía esto con 32 contactos adicionales en cada lado que proporcionan AD[63:32], C/BE[7:4]#, la señal de paridad PAR64 y una serie de pines de alimentación y tierra.

La mayoría de las líneas están conectadas a cada ranura en paralelo. Las excepciones son:

• Cada ranura tiene su propia salida REQ# y una entrada GNT# del árbitro de la placa base.
• Cada ranura tiene su propia línea IDSEL, normalmente conectada a una línea AD específica.
• El TDO está conectado en cadena al TDI de la siguiente ranura. Las tarjetas sin soporte JTAG deben conectar el TDI al TDO para no romper la cadena.
• Los pines PRSNT1# y PRSNT2# de cada ranura tienen sus propias resistencias pull-up en la placa base. La placa base puede (pero no necesariamente) detectar estos pines para determinar la presencia de tarjetas PCI y sus requisitos de alimentación.
• Las señales REQ64# y ACK64# se activan individualmente en ranuras exclusivas de 32 bits.
• Los pines de interrupción INTA# a INTD# están conectados a todas las ranuras en diferentes órdenes. (INTA# en una ranura es INTB# en la siguiente y INTC# en la siguiente).

Notas:

• IOPWR es de +3,3  V o +5  V, según el backplane. Las ranuras también tienen una protuberancia en uno de dos puntos que impide la inserción de tarjetas que no tengan la muesca correspondiente, lo que indica compatibilidad con ese estándar de voltaje. Las tarjetas universales tienen ambas muescas y utilizan IOPWR para determinar sus niveles de señal de E/S.
• El PCI SIG recomienda encarecidamente  la señalización PCI de 3,3 V, ^{[ 16 ]} exigiendo su compatibilidad desde la revisión estándar 2.3, ^{[ 18 ]} pero la mayoría de las placas base de PC utilizan la  variante de 5 V. Por lo tanto, si bien muchas tarjetas PCI disponibles actualmente admiten ambas y tienen dos muescas clave para indicarlo, todavía existe una gran cantidad de  tarjetas que solo admiten 5 V en el mercado.
• El pin M66EN es una conexión a tierra adicional en  los buses PCI de 5 V presentes en la mayoría de las placas base de PC. Las tarjetas y placas base que no admiten  el funcionamiento a 66 MHz también conectan este pin a tierra. Si todos los componentes admiten  el funcionamiento a 66 MHz, una resistencia pull-up en la placa base eleva esta señal a un nivel alto y se habilita el funcionamiento a 66  MHz. El pin permanece conectado a tierra mediante condensadores de acoplamiento en cada tarjeta para preservar su función de apantallamiento de CA.
• El pin PCIXCAP es una conexión a tierra adicional en los buses y tarjetas PCI. Si todas las tarjetas y la placa base son compatibles con el protocolo PCI-X , una resistencia pull-up en la placa base eleva esta señal a un nivel alto y se habilita el funcionamiento de PCI-X. El pin permanece conectado a tierra mediante condensadores de acoplamiento en cada tarjeta para preservar su función de apantallamiento de CA.
• Al menos uno de los terminales PRSNT1# y PRSNT2# debe estar conectado a tierra mediante la tarjeta. La combinación elegida indica los requisitos de potencia totales de la tarjeta (25  W, 15  W o 7,5  W).
• SBO# y SDONE son señales que un controlador de caché envía al destino actual. No son salidas del iniciador, pero tienen ese color porque son entradas del destino.
• PME# ( 19 A ) – Evento de administración de energía (opcional) compatible con PCI versión 2.2 y superior. Es una señal de 3,3 V , de drenaje abierto y activa en bajo. ^{[ 20 ]} Las tarjetas PCI pueden usar esta señal para enviar y recibir PME directamente a través del zócalo PCI, lo que elimina la necesidad de un cable Wake-on-LAN especial . ^{[ 21 ]} 

La mayoría de las tarjetas PCI de 32 bits funcionarán correctamente en ranuras PCI-X de 64 bits, pero la velocidad del bus estará limitada a la frecuencia de la tarjeta más lenta, una limitación inherente a la topología de bus compartido de PCI. Por ejemplo, cuando se instala un periférico PCI 2.3 de 66 MHz en un bus PCI-X con capacidad para 133  MHz, todo el bus estará limitado a 66  MHz. Para sortear esta limitación, muchas placas base cuentan con dos o más buses PCI/PCI-X: uno destinado a periféricos PCI-X de alta velocidad y otro a periféricos de uso general.

Muchas tarjetas PCI-X de 64 bits están diseñadas para funcionar en modo de 32 bits si se insertan en conectores de 32 bits más cortos, con cierta pérdida de rendimiento. ^{[ 22 ] [ 23 ]} Un ejemplo de esto es la tarjeta de interfaz SCSI de 64 bits Adaptec 29160. ^{[ 24 ]} Sin embargo, algunas tarjetas PCI-X de 64 bits no funcionan en ranuras PCI estándar de 32 bits. ^{[ 25 ]}

Instalar una tarjeta PCI-X de 64 bits en una ranura de 32 bits dejará la parte de 64 bits del conector de borde de la tarjeta sin conectar y sobresaliendo. Por lo tanto, es necesario que ningún componente de la placa base esté colocado de forma que obstruya mecánicamente la parte sobresaliente del conector de borde de la tarjeta.

Mini PCI se incorporó a la versión 2.2 de PCI para su uso en portátiles y algunos routers. Utiliza un bus de 32 bits y 33 MHz con conexiones alimentadas ( solo 3,3 V; 5 V está limitado a 100 mA) y admite bus mastering y DMA . El tamaño estándar de las tarjetas Mini PCI es aproximadamente una cuarta parte del de sus homólogas de tamaño completo. A diferencia de las tarjetas PCI de sobremesa con conectores, no se puede acceder a la tarjeta desde fuera de la carcasa. Esto limita las funciones que puede realizar una tarjeta Mini PCI.    

Se desarrollaron numerosos dispositivos Mini PCI, como Wi-Fi , Fast Ethernet , Bluetooth , módems (a menudo Winmodems ), tarjetas de sonido , aceleradores criptográficos , SCSI , IDE - ATA , controladores SATA y tarjetas combinadas. Las tarjetas Mini PCI se pueden usar con hardware equipado con PCI estándar mediante convertidores Mini PCI a PCI . La Mini PCI ha sido reemplazada por la mucho más compacta tarjeta PCI Express Mini Card .

PCI tiene tres espacios de direcciones: memoria, dirección de E/S y configuración.

 Las direcciones de memoria tienen un tamaño de 32 bits (opcionalmente 64 bits), admiten almacenamiento en caché y pueden ser transacciones en ráfaga.

Las direcciones de E/S se utilizan para garantizar la compatibilidad con el espacio de direcciones de los puertos de E/S de la arquitectura Intel x86 . Si bien la especificación del bus PCI permite transacciones en ráfaga en cualquier espacio de direcciones, la mayoría de los dispositivos solo lo admiten para direcciones de memoria y no para E/S.

Finalmente, el espacio de configuración PCI proporciona acceso a 256 bytes de registros de configuración especiales por dispositivo PCI. Cada ranura PCI dispone de su propio rango de direcciones de espacio de configuración. Estos registros se utilizan para configurar los rangos de direcciones de memoria y E/S de los dispositivos a los que deben responder los iniciadores de transacciones. Al encender un ordenador, todos los dispositivos PCI responden únicamente a los accesos a su espacio de configuración. La BIOS del ordenador busca los dispositivos y les asigna rangos de direcciones de memoria y E/S.

Si ningún dispositivo reclama una dirección, la fase de dirección del iniciador de la transacción expirará, lo que provocará que el iniciador aborte la operación. En el caso de lecturas, es habitual proporcionar todos los valores en uno para el valor de los datos leídos (0xFFFFFFFF). Por lo tanto, los dispositivos PCI generalmente intentan evitar el uso de todos los valores en uno en los registros de estado importantes, para que el software pueda detectar fácilmente dicho error.

Existen 16 códigos de comando de 4 bits posibles, de los cuales 12 están asignados. Con la excepción del ciclo de doble dirección único, el bit menos significativo del código de comando indica si las siguientes fases de datos son de lectura (datos enviados del destino al iniciador) o de escritura (datos enviados del iniciador al destino). Los destinos PCI deben examinar tanto el código de comando como la dirección y no responder a las fases de dirección que especifiquen un código de comando no compatible.

Los comandos que hacen referencia a las líneas de caché dependen de que el registro de tamaño de línea de caché del espacio de configuración PCI esté configurado correctamente; no se podrán utilizar hasta que esto se haya realizado.

0000 : Confirmación de interrupción

Se trata de una forma especial de ciclo de lectura dirigida implícitamente al controlador de interrupciones, que devuelve un vector de interrupción. El campo de dirección de 32 bits se ignora. Una posible implementación consiste en generar un ciclo de reconocimiento de interrupción en un bus ISA mediante un puente de bus PCI/ISA. Este comando es para compatibilidad con IBM PC ; si no hay un controlador de interrupciones de tipo Intel 8259 en el bus PCI, este ciclo no es necesario.

0001 : Ciclo especial

Este ciclo consiste en una escritura de difusión especial de eventos del sistema que podrían interesar a la tarjeta PCI. El campo de dirección de este ciclo especial se ignora, pero le sigue una fase de datos que contiene un mensaje de carga útil. Los mensajes definidos actualmente indican que el procesador se detiene por algún motivo (por ejemplo, para ahorrar energía). Ningún dispositivo responde a este ciclo; siempre finaliza con una interrupción del maestro tras dejar los datos en el bus durante al menos 4 ciclos.

0010 : Lectura de E/S

Esto realiza una lectura del espacio de E/S. Se proporcionan los 32 bits de la dirección de lectura, de modo que un dispositivo puede (por razones de compatibilidad) implementar menos de 4 bytes de registros de E/S. Si los datos de solicitud de habilitación de bytes no se encuentran dentro del rango de direcciones admitido por el dispositivo PCI (por ejemplo, una lectura de 4 bytes de un dispositivo que solo admite 2 bytes de espacio de direcciones de E/S), debe finalizarse con una interrupción del destino. Se permiten múltiples ciclos de datos, utilizando un orden de ráfaga lineal (de incremento simple).

El estándar PCI desaconseja el uso del espacio de E/S en los nuevos dispositivos, prefiriendo que se haga lo máximo posible mediante la asignación de memoria principal.

0011 : Escritura de E/S

Esto realiza una escritura en el espacio de E/S.

010 x : Reservado

Un dispositivo PCI no debe responder a un ciclo de direcciones con estos códigos de comando.

0110 : Lectura de memoria

Esto realiza un ciclo de lectura desde el espacio de memoria. Debido a que el espacio de memoria más pequeño que un dispositivo PCI puede implementar es de 16 bytes, ^{[ 18 ] [ 16 ] : §6.5.2.1} los dos bits menos significativos de la dirección no son necesarios durante la fase de dirección; la información equivalente llegará durante las fases de datos en forma de señales de selección de byte. En cambio, especifican el orden en que se deben devolver los datos de ráfaga. ^{[ 18 ] [ 16 ] : §3.2.2.2} Si un dispositivo no admite el orden solicitado, debe proporcionar la primera palabra y luego desconectarse.

Si un espacio de memoria está marcado como "prefetchable", el dispositivo de destino debe ignorar las señales de selección de bytes en una lectura de memoria y devolver siempre 32 bits válidos.

0111 : Escritura en memoria

Esto funciona de forma similar a una lectura de memoria. Las señales de selección de bytes son más importantes en una escritura, ya que los bytes no seleccionados no deben escribirse en la memoria.

En general, las escrituras PCI son más rápidas que las lecturas PCI, ya que un dispositivo puede almacenar en búfer los datos de escritura entrantes y liberar el bus más rápidamente. Para una lectura, debe retrasar la fase de datos hasta que estos se hayan obtenido.

100 x : Reservado

Un dispositivo PCI no debe responder a un ciclo de direcciones con estos códigos de comando.

1010 : Lectura de configuración

Esto es similar a una lectura de E/S, pero lee desde el espacio de configuración PCI. Un dispositivo debe responder solo si los 11 bits inferiores de la dirección especifican una función y un registro que implementa, y si la señal especial IDSEL está activada. Debe ignorar los 21 bits superiores. Se permiten lecturas en ráfaga (con incremento lineal) en el espacio de configuración PCI.

A diferencia del espacio de E/S, los registros de configuración PCI estándar están definidos de manera que las lecturas nunca alteren el estado del dispositivo. Es posible que un dispositivo tenga registros de espacio de configuración que superen los 64 bytes estándar y que tengan efectos secundarios de lectura, pero esto es poco común. ^{[ 31 ]}

Los accesos al espacio de configuración suelen presentar un retardo de algunos ciclos para permitir que las líneas IDSEL se estabilicen, lo que los hace más lentos que otras formas de acceso. Además, un acceso al espacio de configuración requiere una operación de varios pasos en lugar de una sola instrucción de máquina. Por lo tanto, es mejor evitarlos durante el funcionamiento habitual de un dispositivo PCI.

1011 : Escritura de configuración

Esto funciona de forma análoga a una lectura de configuración.

1100 : Lectura de memoria múltiple

Este comando es idéntico a una lectura de memoria genérica, pero incluye la indicación de que una lectura prolongada continuará más allá del final de la línea de caché actual, y el sistema de destino debería precargar internamente una gran cantidad de datos. El sistema de destino siempre puede considerar esto como un sinónimo de una lectura de memoria genérica.

1101 : Ciclo de doble dirección

Al acceder a una dirección de memoria que requiere más de 32 bits para su representación, la fase de direccionamiento comienza con este comando y los 32 bits inferiores de la dirección, seguidos de un segundo ciclo con el comando propiamente dicho y los 32 bits superiores de la dirección. Los dispositivos PCI que no admiten direccionamiento de 64 bits pueden simplemente interpretar esto como otro código de comando reservado y no responderle. Este código de comando solo puede utilizarse con una palabra de dirección de orden superior distinta de cero; está prohibido utilizar este ciclo si no es necesario.

1110 : Línea de lectura de memoria

Este comando es idéntico a una lectura de memoria genérica, pero incluye la indicación de que la lectura continuará hasta el final de la línea de caché. El sistema siempre puede considerarlo un sinónimo de lectura de memoria genérica.

1111 : Escritura e invalidación de memoria

Este comando es idéntico a una escritura de memoria genérica, pero garantiza que se escribirán una o más líneas de caché completas, con todas las selecciones de bytes habilitadas. Esta es una optimización para cachés de escritura diferida que monitorizan el bus. Normalmente, una caché de escritura diferida que contiene datos modificados debe interrumpir la operación de escritura el tiempo suficiente para escribir primero sus propios datos modificados. Si la escritura se realiza mediante este comando, se garantiza que los datos que se van a escribir serán irrelevantes y podrían simplemente invalidarse en la caché de escritura diferida.

Esta optimización solo afecta a la caché de inspección y no supone ninguna diferencia para el destino, que puede interpretarla como un sinónimo del comando de escritura en memoria.

Los dispositivos que no pueden cumplir con estas restricciones de tiempo deben usar una combinación de escrituras publicadas (para escrituras en memoria) y transacciones diferidas (para otras escrituras y todas las lecturas). En una transacción diferida, el dispositivo registra la transacción (incluidos los datos de escritura) internamente y aborta (activa STOP# en lugar de TRDY#) la primera fase de datos. El iniciador debe reintentar exactamente la misma transacción más tarde. Mientras tanto, el dispositivo ejecuta internamente la transacción y espera a que se complete el reintento. Cuando se recibe el reintento, se entrega el resultado almacenado en búfer.

Un dispositivo puede ser objeto de otras transacciones mientras completa una transacción diferida; debe recordar el tipo de transacción, la dirección, las selecciones de bytes y (si se trata de una escritura) el valor de los datos, y solo completar la transacción correcta.

Si el sistema de destino tiene un límite en la cantidad de transacciones diferidas que puede registrar internamente (los sistemas de destino simples pueden imponer un límite de 1), forzará que dichas transacciones se reintenten sin registrarlas. Se procesarán cuando se complete la transacción diferida actual. Si dos iniciadores intentan realizar la misma transacción, el resultado de una transacción diferida iniciada por uno puede enviarse al otro; esto no representa ningún riesgo.

Un dispositivo abandona una transacción retrasada cuando un reintento logra entregar el resultado almacenado en búfer, el bus se reinicia o cuando transcurren ^2¹⁵ = 32768 ciclos de reloj (aproximadamente 1  ms) sin que se produzca un reintento. Esto último nunca debería ocurrir en condiciones normales de funcionamiento, pero evita un bloqueo total del bus si un iniciador se reinicia o presenta un mal funcionamiento.

Generalmente, cuando un puente de bus detecta una transacción en un bus que debe reenviarse al otro, la transacción original debe esperar a que la transacción reenviada se complete antes de que el resultado esté listo. Una excepción notable se da en el caso de las escrituras en memoria. En este caso, el puente puede registrar internamente los datos de escritura (si tiene espacio) y señalar la finalización de la escritura antes de que la escritura reenviada se haya completado. O, incluso, antes de que haya comenzado. Estas escrituras "enviadas pero aún no recibidas" se denominan "escrituras publicadas", por analogía con un mensaje de correo postal. Si bien ofrecen una gran oportunidad para mejorar el rendimiento, las reglas que rigen lo que está permitido son algo complejas. ^{[ 34 ]}

El estándar PCI permite que los puentes de bus conviertan varias transacciones de bus en una sola transacción de mayor tamaño en determinadas situaciones. Esto puede mejorar la eficiencia del bus PCI.

Todas las señales del bus PCI se muestrean en el flanco ascendente del reloj. Las señales cambian nominalmente en el flanco descendente del reloj, lo que da a cada dispositivo PCI aproximadamente medio ciclo de reloj para decidir cómo responder a las señales que observó en el flanco ascendente, y medio ciclo de reloj para transmitir su respuesta al otro dispositivo.

El bus PCI requiere que, cada vez que cambie el dispositivo que controla una señal del bus PCI, transcurra un ciclo de conmutación entre el momento en que un dispositivo deja de controlar la señal y el momento en que el otro comienza a hacerlo. Sin esto, podría producirse un período en el que ambos dispositivos controlaran la señal simultáneamente, lo que interferiría con el funcionamiento del bus.

La combinación de este ciclo de retroalimentación y el requisito de mantener una línea de control en nivel alto durante un ciclo antes de dejar de mantenerla en nivel alto implica que cada una de las líneas de control principales debe permanecer en nivel alto durante un mínimo de dos ciclos al cambiar de propietario. El protocolo del bus PCI está diseñado de manera que esto rara vez representa una limitación; solo en algunos casos especiales (en particular, en transacciones rápidas consecutivas ) es necesario insertar un retardo adicional para cumplir con este requisito.

Cualquier dispositivo en un bus PCI con capacidad para funcionar como maestro de bus puede iniciar una transacción con cualquier otro dispositivo. Para garantizar que solo se inicie una transacción a la vez, cada maestro debe esperar primero una señal de concesión de bus, GNT#, de un árbitro ubicado en la placa base. Cada dispositivo tiene una línea de solicitud independiente, REQ#, que solicita el bus, pero el árbitro puede "aparcar" la señal de concesión de bus en cualquier dispositivo si no hay solicitudes en curso.

El árbitro puede eliminar GNT# en cualquier momento. Un dispositivo que pierde GNT# puede completar su transacción actual, pero no puede iniciar una nueva (mediante la activación de FRAME#) a menos que observe que GNT# se activó en el ciclo anterior al inicio del mismo.

El árbitro también puede proporcionar GNT# en cualquier momento, incluso durante la transacción de otro maestro. Durante una transacción, se activa FRAME#, IRDY# o ambos; cuando ambos se desactivan, el bus está inactivo. Un dispositivo puede iniciar una transacción en cualquier momento en que GNT# esté activado y el bus esté inactivo.

Una transacción de bus PCI comienza con una fase de direccionamiento . El iniciador (normalmente un chipset ), al ver que tiene GNT# y que el bus está inactivo, envía la dirección de destino a las líneas AD[31:0], el comando asociado (por ejemplo, lectura de memoria o escritura de E/S) a las líneas C/BE[3:0]# y pone FRAME# en bajo.

Cada dispositivo examina la dirección y el comando, y decide si responde como objetivo activando DEVSEL#. Un dispositivo debe responder activando DEVSEL# en un plazo de 3 ciclos. Se dice que los dispositivos que prometen responder en 1 o 2 ciclos tienen "DEVSEL rápido" o "DEVSEL medio", respectivamente. (En realidad, el tiempo de respuesta es de 2,5 ciclos, ya que los dispositivos PCI deben transmitir todas las señales medio ciclo antes para que puedan recibirse tres ciclos después).

Un dispositivo debe capturar la dirección en el primer ciclo; el iniciador debe eliminar la dirección y el comando del bus en el ciclo siguiente, incluso antes de recibir una respuesta DEVSEL#. El tiempo adicional solo está disponible para interpretar la dirección y el comando una vez capturados.

En el quinto ciclo de la fase de direccionamiento (o antes si todos los demás dispositivos tienen DEVSEL medio o superior), se permite una decodificación sustractiva general para ciertos rangos de direcciones. Esto lo suele utilizar un puente de bus ISA para direcciones dentro de su rango (24 bits para memoria y 16 bits para E/S).

En el sexto ciclo, si no se ha recibido respuesta, el iniciador puede abortar la transacción desactivando el registro FRAME#. Esto se conoce como terminación por aborto del maestro y, en este caso, los puentes de bus PCI suelen devolver datos de tipo 0xFFFFFFFF. Por lo tanto, los dispositivos PCI generalmente se diseñan para evitar el uso de valores de tipo 0x en los registros de estado importantes, de modo que el software pueda detectar fácilmente este error.

 _ 0_ 1_ 2_ 3_ 4_ 5_ 6_ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ ___ GNT# \___/XXXXXXXXXXXXXXXXXXXXXXX _______ MARCO# \_______________________ ___ ___ AD[31:0] -------<___X___>--------------- (bits bajos, luego altos) ___ ___ _______________ C/BE[3:0]# -------<___X___X_______________ (DAC, luego comando real) ___________________________ DEVSEL# \___\___\___\___ Rápido Medio Lento _ _ _ _ _ _ _ _ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ 0 1 2 3 4 5 6 

Tras la fase de direccionamiento (específicamente, comenzando con el ciclo en el que DEVSEL# pasa a nivel bajo), se produce una ráfaga de una o más fases de datos . En todos los casos, el iniciador controla las señales de selección de byte activas en nivel bajo en las líneas C/BE[3:0]#, pero los datos en AD[31:0] pueden ser controlados por el iniciador (en caso de escrituras) o por el destino (en caso de lecturas).

Durante las fases de datos, las líneas C/BE[3:0]# se interpretan como habilitaciones de byte activas en bajo . En caso de escritura, las señales activas indican cuáles de los cuatro bytes del bus AD se escribirán en la ubicación direccionada. En caso de lectura, indican qué bytes interesan al iniciador. Para las lecturas, siempre es válido ignorar las señales de habilitación de byte y simplemente devolver los 32 bits; los recursos de memoria caché deben devolver siempre 32 bits válidos. Las habilitaciones de byte son útiles principalmente para accesos al espacio de E/S donde las lecturas tienen efectos secundarios.

La fase de datos con las cuatro líneas C/BE# desactivadas está explícitamente permitida por el estándar PCI y no debe tener ningún efecto en el destino, salvo el de avanzar la dirección en el acceso en ráfaga en curso.

La fase de datos continúa hasta que ambas partes estén listas para completar la transferencia y pasar a la siguiente fase. El iniciador activa IRDY# ( iniciador listo ) cuando ya no necesita esperar, mientras que el receptor activa TRDY# ( receptor listo ). Quien proporciona los datos debe transmitirlos por el bus AD antes de activar su señal de listo.

Una vez que uno de los participantes activa su señal de listo, no puede desactivarla ni modificar sus señales de control hasta el final de la fase de datos. El receptor de datos debe mantener el bus AD activado en cada ciclo hasta que detecte las señales IRDY# y TRDY#, lo que marca el final de la fase de datos actual e indica que los datos recién activados son la palabra que se va a transferir.

Para mantener la velocidad máxima de ráfaga, el emisor de datos dispone de medio ciclo de reloj después de detectar que se activan tanto IRDY# como TRDY# para enviar la siguiente palabra al bus AD.

 0_ 1_ 2_ 3_ 4_ 5_ 6_ 7_ 8_ 9_ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ ___ _______ ___ ___ ___ AD[31:0] ---<___XXXXXXXXX_______XXXXX___X___X___ (Si escribo) ___ ___ _______ ___ ___ AD[31:0] ---<___>~~~<XXXXXXXX___X_______X___X___ (Si se lee) ___ _______________ _______ ___ ___ C/BE[3:0]# ---<___X_______________X_______X___X___ (Siempre debe ser válido) _______________ | ___ | | | IRDY# x \_______/ x \___________ ___________________ | | | | TRDY# xx \___________________ ___________ | | | | DEVSEL# \___________________________ ___ | | | | MARCO# \___________________________________ _ _ _ _ _ |_ _ |_ |_ |_ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ 0 1 2 3 4 5 6 7 8 9 

Esto continúa el ciclo de direcciones ilustrado anteriormente, asumiendo un único ciclo de direcciones con DEVSEL medio, por lo que el objetivo responde a tiempo para el reloj 3. Sin embargo, en ese momento, ninguno de los dos está listo para transferir datos. Para el reloj 4, el iniciador está listo, pero el objetivo no. En el reloj 5, ambos están listos y se produce una transferencia de datos (como indican las líneas verticales). Para el reloj 6, el objetivo está listo para transferir, pero el iniciador no. En el reloj 7, el iniciador está listo y se transfieren los datos. Para los relojes 8 y 9, ambos lados permanecen listos para transferir datos, y estos se transfieren a la máxima velocidad posible (32 bits por ciclo de reloj).

En caso de lectura, el reloj 2 está reservado para la conmutación del bus AD, por lo que el dispositivo de destino no tiene permitido transmitir datos por el bus, incluso si es capaz de realizar una operación DEVSEL rápida.

Cualquiera de las partes puede solicitar que una ráfaga finalice después de la fase de datos actual. Los dispositivos PCI simples que no admiten ráfagas de varias palabras siempre lo solicitarán de inmediato. Incluso los dispositivos que sí admiten ráfagas tendrán algún límite en la longitud máxima que pueden admitir, como el final de su memoria direccionable.

Para acceder al espacio de memoria, las palabras de una ráfaga pueden accederse en varios órdenes. Los bits de dirección de orden inferior innecesarios AD[1:0] se utilizan para indicar el orden solicitado por el iniciador. Un dispositivo que no admita un orden específico debe finalizar la ráfaga tras la primera palabra. Algunos de estos órdenes dependen del tamaño de la línea de caché, que es configurable en todos los dispositivos PCI.

Si el desplazamiento inicial dentro de la línea de caché es cero, todos estos modos se reducen al mismo orden.

Los modos de alternancia y desbordamiento de línea de caché son dos formas de búsqueda de línea de caché con prioridad a la palabra crítica. El modo de alternancia realiza una operación XOR entre la dirección proporcionada y un contador incremental. Este es el orden nativo para los procesadores Intel 486 y Pentium. Su ventaja radica en que no es necesario conocer el tamaño de la línea de caché para su implementación.

La versión 2.1 de PCI dejó obsoleto el modo de alternancia y añadió el modo de envoltura de línea de caché, ^{[ 32 ] : 2} donde la obtención procede linealmente, envolviéndose al final de cada línea de caché. Cuando una línea de caché se obtiene por completo, la obtención salta al desplazamiento inicial en la siguiente línea de caché.

La mayoría de los dispositivos PCI solo admiten un rango limitado de tamaños típicos de línea de caché; si el tamaño de la línea de caché se programa con un valor inesperado, fuerzan el acceso a una sola palabra.

PCI también admite el acceso en ráfaga al espacio de E/S y de configuración, pero solo admite el modo lineal. (Esto se usa con poca frecuencia y puede presentar errores en algunos dispositivos; es posible que no lo admitan, pero tampoco fuerzan correctamente el acceso a una sola palabra).

Esta es la ráfaga de escritura de cuatro palabras a la velocidad más alta posible, finalizada por el maestro:

 0_ 1_ 2_ 3_ 4_ 5_ 6_ 7_ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \ ___ ___ ___ ___ ___ AD[31:0] ---<___X___X___X___X___>---<___> ___ ___ ___ ___ ___ C/BE[3:0]# ---<___X___X___X___X___>---<___> | | | | ___ IRDY# ^^^^^^^^\______________/ ^^^^^ | | | | ___ TRDY# ^^^^^^^^\______________/ ^^^^^ | | | | ___ DEVSEL# ^^^^^^^^\______________/ ^^^^^ ___ | | | ___ MARCO # \_______________/ | ^^^^\____ _ _ |_ |_ |_ |_ _ _ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \ 0 1 2 3 4 5 6 7 

En el flanco de reloj 1, el iniciador inicia una transacción enviando una dirección, un comando y activando FRAME#. Las demás señales están inactivas (indicadas por ^^^), mantenidas en alto por las resistencias pull-up de la placa base. Este podría ser su ciclo de retorno. En el ciclo 2, el destino activa DEVSEL# y TRDY#. Como el iniciador también está listo, se produce una transferencia de datos. Esto se repite durante tres ciclos más, pero antes del último (flanco de reloj 5), el maestro desactiva FRAME#, indicando que este es el final. En el flanco de reloj 6, el bus AD y FRAME# se desactivan (ciclo de retorno) y las demás líneas de control se mantienen en alto durante 1 ciclo. En el flanco de reloj 7, otro iniciador puede iniciar una transacción diferente. Este es también el ciclo de retorno para las demás líneas de control.

La ráfaga de lectura equivalente requiere un ciclo más, porque el objetivo debe esperar 1 ciclo para que el bus AD cambie de dirección antes de poder afirmar TRDY#:

 0_ 1_ 2_ 3_ 4_ 5_ 6_ 7_ 8_ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \ ___ ___ ___ ___ ___ AD[31:0] ---<___>---<___X___X___X___>---<___> ___ _______ ___ ___ ___ C/BE[3:0]# ---<___X_______X___X___X___>---<___> ___ | | | | ___ IRDY# ^^^^\___________________/ ^^^^^ ___ _____ | | | | ___ TRDY# ^^^^ \______________/ ^^^^^ ___ | | | | ___ DEVSEL# ^^^^\___________________/ ^^^^^ ___ | | | ___ FOTOGRAMA # \___________________/ | ^^^^\____ _ _ _ |_ |_ |_ |_ _ _ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \ 0 1 2 3 4 5 6 7 8 

Una ráfaga de alta velocidad interrumpida por el objetivo tendrá un ciclo adicional al final:

 0_ 1_ 2_ 3_ 4_ 5_ 6_ 7_ 8_ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \ ___ ___ ___ ___ ___ AD[31:0] ---<___>---<___X___X___X___XXXX>---- ___ _______ ___ ___ ___ ___ C/BE[3:0]# ---<___X_______X___X___X___X___>---- | | | | ___ IRDY# ^^^^^^^\_______________________/ _____ | | | | _______ TRDY# ^^^^^^^ \______________/ ________________ | ___ ALTO# ^^^^^^^ | | | \_______/ | | | | ___ DEVSEL# ^^^^^^^\_______________________/ ___ | | | | ___ FOTOGRAMA # \_______________________/ ^^^^ _ _ _ |_ |_ |_ |_ _ _ CLK _/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \ 0 1 2 3 4 5 6 7 8 

En el flanco de reloj 6, el objetivo indica que quiere detenerse (con datos), pero el iniciador ya mantiene IRDY# en bajo, por lo que hay una quinta fase de datos (flanco de reloj 7), durante la cual no se transfieren datos.

El bus PCI detecta errores de paridad, pero no intenta corregirlos reintentando las operaciones; simplemente indica un fallo. Por ello, no es necesario detectar el error de paridad antes de que ocurra, y el bus PCI lo detecta unos ciclos después. Durante una fase de datos, el dispositivo que controla las líneas AD[31:0] calcula la paridad par sobre ellas y las líneas C/BE[3:0]#, y la envía a través de la línea PAR un ciclo después. Todas las reglas de acceso y los ciclos de respuesta del bus AD se aplican a la línea PAR, solo que un ciclo después. El dispositivo que escucha en el bus AD comprueba la paridad recibida y activa la línea PERR# (error de paridad) un ciclo después. Esto generalmente genera una interrupción del procesador, y este puede buscar en el bus PCI el dispositivo que detectó el error.

La línea PERR# solo se utiliza durante las fases de datos, una vez que se ha seleccionado un destino. Si se detecta un error de paridad durante una fase de direccionamiento (o la fase de datos de un ciclo especial), los dispositivos que lo detectan activan la línea SERR# (error del sistema).

Incluso cuando algunos bytes están enmascarados por las líneas C/BE# y no se utilizan, deben tener un valor definido, y este valor debe usarse para calcular la paridad.

Debido a la necesidad de un ciclo de retroalimentación entre los diferentes dispositivos que controlan las señales del bus PCI, generalmente es necesario un ciclo de inactividad entre las transacciones del bus PCI. Sin embargo, en algunas circunstancias se permite omitir este ciclo de inactividad, pasando directamente del ciclo final de una transferencia (IRDY# activado, FRAME# desactivado) al primer ciclo de la siguiente (FRAME# activado, IRDY# desactivado).

Un iniciador solo puede realizar transacciones consecutivas cuando:

• son del mismo iniciador (de lo contrario no habría tiempo para invertir las líneas C/BE# y FRAME#),
• La primera transacción fue una escritura (por lo que no hay necesidad de dar la vuelta al bus AD), y
• El iniciador aún tiene permiso (a partir de su entrada GNT#) para usar el bus PCI.

Las restricciones de tiempo adicionales pueden derivarse de la necesidad de revertir las líneas de control del destino, en particular DEVSEL#. El destino desactiva DEVSEL#, elevándolo a nivel alto, en el ciclo posterior a la fase de datos final, que en el caso de transacciones consecutivas es el primer ciclo de la fase de direcciones. El segundo ciclo de la fase de direcciones se reserva para la reversión de DEVSEL#, por lo que si el destino es diferente del anterior, no debe activar DEVSEL# hasta el tercer ciclo (velocidad media de DEVSEL).

Un caso en el que este problema no puede surgir es si el iniciador sabe de alguna manera (presumiblemente porque las direcciones comparten suficientes bits de orden superior) que la segunda transferencia está dirigida al mismo destino que la anterior. En ese caso, puede realizar transacciones consecutivas. Todos los dispositivos PCI deben admitir esta funcionalidad.

También es posible que el objetivo realice un seguimiento de los requisitos. Si nunca realiza una prueba DEVSEL rápida, estos se cumplen fácilmente. Si la realiza, debe esperar hasta el tiempo de la prueba DEVSEL media, a menos que:

• La transacción actual fue precedida por un ciclo inactivo (no es consecutiva), o
• la transacción anterior fue con el mismo objetivo, o
• La transacción actual comenzó con un ciclo de doble dirección.

Los dispositivos que poseen esta capacidad lo indican mediante un bit especial en un registro de configuración PCI, y si todos los dispositivos en un bus la tienen, todos los iniciadores pueden usar transferencias consecutivas libremente.

Un puente de bus de decodificación sustractiva debe prever este retraso adicional en caso de ciclos consecutivos, para anunciar la compatibilidad con ciclos consecutivos.

A partir de la revisión 2.1, la especificación PCI incluye soporte opcional para 64 bits. Este soporte se proporciona mediante un conector extendido que incluye las extensiones de bus de 64 bits AD[63:32], C/BE[7:4]# y PAR64, además de varios pines adicionales de alimentación y tierra. El conector PCI de 64 bits se distingue de uno de 32 bits por el segmento adicional de 64 bits.

Las transacciones de memoria entre dispositivos de 64 bits pueden usar los 64  bits para duplicar la velocidad de transferencia de datos. Las transacciones que no son de memoria (incluidos los accesos al espacio de configuración y E/S) no pueden usar la extensión de 64 bits. Durante una ráfaga de 64 bits, el direccionamiento de ráfaga funciona igual que en una transferencia de 32 bits, pero la dirección se incrementa dos veces por fase de datos. La dirección inicial debe estar alineada a 64 bits; es decir, AD2 debe ser 0. Los datos correspondientes a las direcciones intermedias (con AD2 = 1) se transmiten por la mitad superior del bus AD.

Para iniciar una transacción de 64 bits, el iniciador envía la dirección de inicio en el bus AD y activa REQ64# simultáneamente con FRAME#. Si el destino seleccionado admite una transferencia de 64 bits para esta transacción, responde activando ACK64# simultáneamente con DEVSEL#. Un destino puede decidir, para cada transacción, si permite o no una transferencia de 64 bits.

Si se activa REQ64# durante la fase de direccionamiento, el iniciador también transmite los 32 bits superiores de la dirección y una copia del comando del bus en la mitad superior del bus. Si la dirección requiere 64 bits, aún se requiere un ciclo de direccionamiento doble, pero la mitad superior del bus transporta la mitad superior de la dirección y el código de comando final durante ambos ciclos de la fase de direccionamiento; esto permite que un dispositivo de destino de 64 bits vea la dirección completa y comience a responder antes.

Si el iniciador detecta la señal DEVSEL# sin ACK64#, realiza fases de datos de 32 bits. Los datos que se habrían transferido en la mitad superior del bus durante la primera fase se transfieren en la segunda. Normalmente, el iniciador transmite los 64 bits de datos antes de detectar DEVSEL#. Si falta ACK64#, puede dejar de transmitir la mitad superior del bus de datos.

Las líneas REQ64# y ACK64# se mantienen activas durante toda la transacción, excepto la última fase de datos, y se desactivan al mismo tiempo que FRAME# y DEVSEL#, respectivamente.

La línea PAR64 funciona igual que la línea PAR, pero proporciona paridad uniforme sobre AD[63:32] y C/BE[7:4]#. Solo es válida para las fases de dirección si REQ64# está activado. PAR64 solo es válida para las fases de datos si REQ64# y ACK64# están activados.

PCI originalmente incluía soporte opcional para la coherencia de caché de escritura diferida . Esto requería soporte por parte de los destinos de memoria caché, que escuchaban dos pines de la caché en el bus: SDONE (snoop done) y SBO# (snoop backoff). ^{[ 35 ]}

Debido a que esto rara vez se implementaba en la práctica, se eliminó de la revisión 2.2 de la especificación PCI, ^{[ 16 ] [ 36 ]} y los pines se reutilizaron para el acceso SMBus en la revisión 2.3. ^{[ 18 ]}

La caché supervisaría todos los accesos a memoria, sin activar DEVSEL#. Si detectara un acceso que pudiera estar en caché, pondría SDONE en bajo (la operación de espionaje no se realizaría). Un objetivo compatible con la coherencia evitaría completar una fase de datos (activando TRDY#) hasta que observara SDONE en alto.

En el caso de escribir datos limpios en la caché, esta solo tendría que invalidar su copia y activaría SDONE en cuanto se estableciera. Sin embargo, si la caché contuviera datos modificados, tendría que reescribirlos antes de que el acceso pudiera continuar. Por lo tanto, activaría SBO# al activar SDONE. Esto indicaría al destino activo que activara STOP# en lugar de TRDY#, lo que provocaría que el iniciador se desconectara y volviera a intentar la operación más tarde. Mientras tanto, la caché arbitraría el bus y escribiría sus datos de nuevo en la memoria.

Los sistemas compatibles con la coherencia de caché también deben finalizar las ráfagas antes de que crucen las líneas de caché.