Microarquitectura

Para ejecutar programas, todas las CPU de uno o varios chips:

1. Lee una instrucción y decodifícala.
2. Busque cualquier dato asociado que sea necesario para procesar la instrucción.
3. Procesar la instrucción
4. Escribe los resultados

El ciclo de instrucciones se repite continuamente hasta que se apaga la alimentación.

Históricamente, los primeros ordenadores se basaban en diseños multiciclo. Los ordenadores más pequeños y económicos a menudo siguen utilizando esta técnica. Las arquitecturas multiciclo suelen emplear el menor número total de elementos lógicos y un consumo energético razonable. Se pueden diseñar para ofrecer una sincronización determinista y una alta fiabilidad. En particular, no presentan segmentación que pueda bloquearse al ejecutar bifurcaciones condicionales o interrupciones. Sin embargo, otras microarquitecturas suelen ejecutar más instrucciones por unidad de tiempo, utilizando la misma familia lógica. Al hablar de "mejora del rendimiento", esta mejora suele ser relativa a un diseño multiciclo.

En una computadora multiciclo, la computadora realiza los cuatro pasos en secuencia, a lo largo de varios ciclos del reloj. Algunos diseños pueden realizar la secuencia en dos ciclos de reloj completando las etapas sucesivas en flancos alternos, posiblemente con operaciones más largas que se realicen fuera del ciclo principal. Por ejemplo, la primera etapa en el flanco ascendente del primer ciclo, la segunda etapa en el flanco descendente del primer ciclo, etc.

En la lógica de control, la combinación del contador de ciclos, el estado del ciclo (alto o bajo) y los bits del registro de decodificación de instrucciones determinan con precisión qué debe hacer cada parte del ordenador. Para diseñar la lógica de control, se puede crear una tabla de bits que describa las señales de control para cada parte del ordenador en cada ciclo de cada instrucción. A continuación, esta tabla lógica se puede probar en una simulación de software ejecutando código de prueba. Si la tabla lógica se coloca en la memoria y se utiliza para ejecutar un ordenador real, se denomina microprograma . En algunos diseños de ordenadores, la tabla lógica se optimiza en forma de lógica combinacional formada por puertas lógicas, generalmente mediante un programa informático que optimiza la lógica. Los primeros ordenadores utilizaban un diseño lógico ad hoc para el control hasta que Maurice Wilkes inventó este enfoque tabular y lo denominó microprogramación. ^{[ 6 ]}

Lo que complica esta serie de pasos aparentemente simples es el hecho de que la jerarquía de memoria, que incluye la caché , la memoria principal y el almacenamiento no volátil como los discos duros (donde residen las instrucciones del programa y los datos), siempre ha sido más lenta que el propio procesador. El paso (2) a menudo introduce un retraso prolongado (en términos de CPU) mientras los datos llegan a través del bus de la computadora . Se ha invertido una cantidad considerable de investigación en diseños que eviten estos retrasos en la medida de lo posible. A lo largo de los años, un objetivo central ha sido ejecutar más instrucciones en paralelo, aumentando así la velocidad de ejecución efectiva de un programa. Estos esfuerzos introdujeron estructuras lógicas y de circuitos complejas. Inicialmente, estas técnicas solo podían implementarse en costosos mainframes o supercomputadoras debido a la cantidad de circuitos necesarios para estas técnicas. A medida que progresó la fabricación de semiconductores, cada vez más de estas técnicas pudieron implementarse en un solo chip semiconductor. Véase la ley de Moore .

Los conjuntos de instrucciones han evolucionado a lo largo de los años, pasando de ser muy simples a, en ocasiones, muy complejos (en diversos aspectos). En los últimos años, las arquitecturas de carga-almacenamiento , VLIW y EPIC se han puesto de moda. Entre las arquitecturas que manejan paralelismo de datos se incluyen SIMD y Vectors . Algunas etiquetas utilizadas para designar clases de arquitecturas de CPU no son particularmente descriptivas, especialmente la etiqueta CISC; muchos diseños antiguos, denominados retroactivamente como " CISC ", son, de hecho, significativamente más simples que los procesadores RISC modernos (en varios aspectos).

Sin embargo, la elección de la arquitectura del conjunto de instrucciones puede afectar significativamente la complejidad de la implementación de dispositivos de alto rendimiento. La estrategia predominante, utilizada para desarrollar los primeros procesadores RISC, consistió en simplificar las instrucciones hasta minimizar su complejidad semántica individual, combinándola con una alta regularidad y simplicidad en la codificación. Estas instrucciones uniformes se podían obtener, decodificar y ejecutar fácilmente de forma segmentada, y se empleó una estrategia sencilla para reducir el número de niveles lógicos y alcanzar altas frecuencias de operación. Las memorias caché de instrucciones compensaban la mayor frecuencia de operación y la baja densidad de código inherente , mientras que se utilizaban grandes conjuntos de registros para minimizar al máximo los accesos a memoria (que suelen ser lentos).

Una de las primeras y más eficaces técnicas para mejorar el rendimiento es el uso de la segmentación de instrucciones . Los primeros diseños de procesadores ejecutaban todos los pasos anteriores para una instrucción antes de pasar a la siguiente. Grandes partes del circuito permanecían inactivas en cada paso; por ejemplo, el circuito de decodificación de instrucciones permanecía inactivo durante la ejecución, y así sucesivamente.

Pipelining improves performance by allowing a number of instructions to work their way through the processor at the same time. In the same basic example, the processor would start to decode (step 1) a new instruction while the last one was waiting for results. This would allow up to four instructions to be "in flight" at one time, making the processor look four times as fast. Although any one instruction takes just as long to complete (there are still four steps) the CPU as a whole "retires" instructions much faster.

RISC reduce el tamaño de las tuberías y facilita su construcción al separar claramente cada etapa del proceso de instrucción y hacer que todas duren el mismo tiempo: un ciclo. El procesador en su conjunto funciona como una cadena de montaje , con las instrucciones entrando por un lado y los resultados saliendo por el otro. Gracias a la menor complejidad de la tubería RISC clásica , el núcleo segmentado y la caché de instrucciones podían ubicarse en el mismo chip que, en un diseño CISC, solo albergaría el núcleo. Esta fue la verdadera razón por la que RISC era más rápido. Los primeros diseños, como SPARC y MIPS, a menudo funcionaban más de 10 veces más rápido que las soluciones CISC de Intel y Motorola a la misma velocidad de reloj y precio.

Las arquitecturas de segmentación no se limitan en absoluto a los diseños RISC. En 1986, la implementación de gama alta de VAX ( VAX 8800 ) ya contaba con un diseño altamente segmentado, anticipándose ligeramente a los primeros diseños comerciales MIPS y SPARC. La mayoría de las CPU modernas (incluso las integradas) utilizan ahora segmentación, y las CPU con microcódigo sin segmentación solo se encuentran en los procesadores integrados con mayores limitaciones de espacio. Las grandes máquinas CISC, desde la VAX 8800 hasta los modernos procesadores Intel y AMD, se implementan con microcódigo y segmentación. Las mejoras en la segmentación y el almacenamiento en caché son los dos principales avances microarquitectónicos que han permitido que el rendimiento de los procesadores se mantenga a la par con la tecnología de circuitos en la que se basan.

Poco después, las mejoras en la fabricación de chips permitieron integrar aún más circuitos en el chip , y los diseñadores comenzaron a buscar formas de aprovecharlos. Una de las más comunes fue añadir una cantidad cada vez mayor de memoria caché en el chip. La caché es una memoria muy rápida y costosa. Se puede acceder a ella en pocos ciclos, a diferencia de los muchos necesarios para comunicarse con la memoria principal. La CPU incluye un controlador de caché que automatiza la lectura y escritura en la caché. Si los datos ya están en la caché, se accede a ellos desde allí, lo que supone un ahorro de tiempo considerable; si no lo están, el procesador se detiene mientras el controlador de caché los lee.

Los diseños RISC comenzaron a incorporar caché a mediados y finales de la década de 1980, a menudo con tan solo 4  KB en total. Esta cantidad aumentó con el tiempo, y actualmente las CPU típicas cuentan con al menos 2 MB, mientras que las más potentes incluyen 4, 6, 12 MB o incluso 32 MB o más, llegando a los 768 MB de la recién lanzada línea EPYC Milan-X, organizada en múltiples niveles de jerarquía de memoria . En general, una mayor cantidad de caché se traduce en un mejor rendimiento, debido a la reducción de los bloqueos.

Las cachés y las tuberías se complementaban a la perfección. Anteriormente, no tenía mucho sentido construir una tubería que pudiera funcionar más rápido que la latencia de acceso de la memoria externa. En cambio, al usar memoria caché integrada, la tubería podía funcionar a la velocidad de la latencia de acceso de la caché, un tiempo mucho menor. Esto permitió que las frecuencias de operación de los procesadores aumentaran a un ritmo mucho mayor que el de la memoria externa.

Una de las barreras para lograr un mayor rendimiento mediante el paralelismo a nivel de instrucción proviene de las pausas y vaciados de la tubería debido a las bifurcaciones. Normalmente, no se sabe si se tomará una bifurcación condicional hasta bien avanzada la tubería, ya que las bifurcaciones condicionales dependen de los resultados de un registro. Desde el momento en que el decodificador de instrucciones del procesador determina que ha encontrado una instrucción de bifurcación condicional hasta que se puede leer el valor del registro decisivo, la tubería debe permanecer pausada durante varios ciclos; si no lo está y se toma la bifurcación, la tubería debe vaciarse. A medida que aumenta la velocidad del reloj, también aumenta la profundidad de la tubería, y algunos procesadores modernos pueden tener 20 etapas o más. En promedio, una de cada cinco instrucciones ejecutadas es una bifurcación, por lo que, sin ninguna intervención, esto representa una gran cantidad de pausas.

Técnicas como la predicción de bifurcaciones y la ejecución especulativa se utilizan para reducir estas penalizaciones. La predicción de bifurcaciones consiste en que el hardware realiza suposiciones fundamentadas sobre si se tomará una bifurcación en particular. En realidad, una de las ramas se ejecutará con mucha más frecuencia que la otra. Los diseños modernos cuentan con sistemas de predicción estadística bastante complejos, que analizan los resultados de bifurcaciones anteriores para predecir el futuro con mayor precisión. Esta suposición permite al hardware precargar instrucciones sin esperar a que se lea el registro. La ejecución especulativa es una mejora adicional en la que el código a lo largo de la ruta predicha no solo se precarga, sino que también se ejecuta antes de saber si se debe tomar la bifurcación o no. Esto puede ofrecer un mejor rendimiento cuando la suposición es correcta, con el riesgo de una penalización considerable cuando la suposición es incorrecta, ya que es necesario deshacer las instrucciones.

A pesar de toda la complejidad adicional y las compuertas lógicas necesarias para respaldar los conceptos descritos anteriormente, las mejoras en la fabricación de semiconductores pronto permitieron el uso de aún más compuertas lógicas.

En el esquema anterior, el procesador procesa partes de una sola instrucción a la vez. Los programas informáticos podrían ejecutarse más rápido si se procesaran varias instrucciones simultáneamente. Esto es lo que logran los procesadores superescalares , mediante la replicación de unidades funcionales como las ALU. La replicación de unidades funcionales solo fue posible cuando el área del chip de un procesador de una sola emisión dejó de superar los límites de lo que se podía fabricar de forma fiable. A finales de la década de 1980, los diseños superescalares comenzaron a llegar al mercado.

En los diseños modernos, es común encontrar dos unidades de carga, una de almacenamiento (muchas instrucciones no generan resultados), dos o más unidades de cálculo de enteros, dos o más unidades de punto flotante y, a menudo, una unidad SIMD . La lógica de emisión de instrucciones aumenta en complejidad al leer una enorme lista de instrucciones de la memoria y distribuirlas entre las distintas unidades de ejecución que se encuentran inactivas en ese momento. Los resultados se recopilan y reordenan al final.

La adición de cachés reduce la frecuencia o duración de las pausas debidas a la espera de datos en la jerarquía de memoria, pero no las elimina por completo. En los primeros diseños, un fallo de caché obligaba al controlador de caché a detener el procesador y esperar. Por supuesto, podría haber otra instrucción en el programa cuyos datos estuvieran disponibles en la caché en ese momento. La ejecución fuera de orden permite procesar esa instrucción lista mientras una instrucción anterior espera en la caché, y luego reordena los resultados para que parezca que todo sucedió en el orden programado. Esta técnica también se utiliza para evitar otras pausas por dependencia de operandos, como una instrucción que espera el resultado de una operación de punto flotante de larga latencia u otras operaciones de varios ciclos.

El cambio de nombre de registros se refiere a una técnica utilizada para evitar la ejecución serializada innecesaria de instrucciones de programa debido a la reutilización de los mismos registros por dichas instrucciones. Supongamos que tenemos dos grupos de instrucciones que usarán el mismo registro . Un conjunto de instrucciones se ejecuta primero para dejar el registro al otro conjunto, pero si el otro conjunto se asigna a un registro similar diferente, ambos conjuntos de instrucciones pueden ejecutarse en paralelo o en serie.

Los arquitectos informáticos se han visto obstaculizados por la creciente discrepancia entre las frecuencias de operación de la CPU y los tiempos de acceso a la DRAM . Ninguna de las técnicas que aprovechaban el paralelismo a nivel de instrucción (ILP) dentro de un mismo programa podía compensar las largas pausas que se producían al recuperar datos de la memoria principal. Además, la gran cantidad de transistores y las altas frecuencias de operación necesarias para las técnicas ILP más avanzadas requerían niveles de disipación de potencia que ya no podían refrigerarse de forma económica. Por estas razones, las nuevas generaciones de ordenadores han comenzado a aprovechar niveles superiores de paralelismo que existen fuera de un único programa o hilo de ejecución .

Esta tendencia se conoce a veces como computación de alto rendimiento . Esta idea surgió en el mercado de las computadoras centrales, donde el procesamiento de transacciones en línea hacía hincapié no solo en la velocidad de ejecución de una transacción, sino también en la capacidad de gestionar un gran número de ellas. Con el auge de las aplicaciones basadas en transacciones, como el enrutamiento de redes y el alojamiento web, durante la última década, la industria informática ha vuelto a poner énfasis en la capacidad y el rendimiento.

Una técnica para lograr este paralelismo es mediante sistemas multiprocesador , sistemas informáticos con múltiples CPU. Si bien antes estaban reservados para mainframes y supercomputadoras de alta gama , los servidores multiprocesador de pequeña escala (2-8) se han vuelto comunes en el mercado de las pequeñas empresas. Para las grandes corporaciones, los multiprocesadores de gran escala (16-256) son habituales. Incluso las computadoras personales con múltiples CPU han aparecido desde la década de 1990.

Gracias a las reducciones en el tamaño de los transistores que permiten los avances en la tecnología de semiconductores, han surgido las CPU multinúcleo , donde se implementan múltiples procesadores en el mismo chip de silicio. Inicialmente se utilizaron en chips para sistemas embebidos, donde las CPU más simples y pequeñas permitían integrar múltiples instancias en un solo chip. Para 2005, la tecnología de semiconductores permitió la fabricación en masa de chips CMP ( CPU duales de gama alta para ordenadores de sobremesa ). Algunos diseños, como el UltraSPARC T1 de Sun Microsystems , han vuelto a diseños más simples (escalares, secuenciales) para poder integrar más procesadores en un solo chip.

Otra técnica que se ha popularizado recientemente es la multihilo . En la multihilo, cuando el procesador necesita obtener datos de la memoria del sistema, que es lenta, en lugar de esperar a que lleguen los datos, cambia a otro programa o hilo de ejecución que esté listo para ejecutarse. Si bien esto no acelera un programa o hilo en particular, aumenta el rendimiento general del sistema al reducir el tiempo de inactividad de la CPU.

Conceptualmente, la multihilo es equivalente a un cambio de contexto a nivel del sistema operativo. La diferencia radica en que una CPU multihilo puede realizar un cambio de hilo en un solo ciclo de CPU, en lugar de los cientos o miles de ciclos que normalmente requiere un cambio de contexto. Esto se logra replicando el hardware de estado (como el banco de registros y el contador de programa ) para cada hilo activo.

Otra mejora es el procesamiento multihilo simultáneo . Esta técnica permite que las CPU superescalares ejecuten instrucciones de diferentes programas/hilos simultáneamente en el mismo ciclo.