Verificador maestro

La arquitectura maestro-verificador o maestro/verificador es una arquitectura de tolerancia a fallos con soporte de hardware para sistemas multiprocesador , en la que dos procesadores, denominados maestro y verificador , calculan las mismas funciones en paralelo para aumentar la probabilidad de que el resultado sea exacto. La CPU verificadora está sincronizada a nivel de reloj con la CPU maestra y procesa los mismos programas que esta. Cada vez que la CPU maestra genera una salida, la CPU verificadora la compara con su propio cálculo y, en caso de discrepancia, genera una advertencia. ^{[ 1 ]}

El sistema de verificación maestra generalmente proporciona respuestas más precisas al asegurar que la respuesta sea correcta antes de pasarla a la aplicación que solicita que se complete el algoritmo. También permite el manejo de errores si los resultados son inconsistentes. ^{[ 1 ]} Una recurrencia de discrepancias entre los dos procesadores podría indicar una falla en el software, problemas de hardware o problemas de sincronización entre el reloj, las CPU y/o la memoria del sistema. Sin embargo, este procesamiento redundante desperdicia tiempo y energía. Si la CPU maestra es correcta el 95 % o más de las veces, la potencia y el tiempo utilizados por la CPU de verificación para comprobar las respuestas se desperdician. Dependiendo del mérito de una respuesta correcta, una CPU de verificación puede o no estar justificada. Para mitigar parte del costo en estas situaciones, la CPU de verificación puede utilizarse para calcular algo más en el mismo algoritmo, aumentando la velocidad y el rendimiento de procesamiento del sistema de CPU.