Hispanopedia WikiEn el campo de la electrónica, el diseño de escaneo sensible al nivel (LSSD) forma parte del proceso de prueba de fabricación de circuitos integrados . Se trata de un método de diseño de escaneo DFT que utiliza relojes de sistema y de escaneo independientes para distinguir entre el modo normal y el de prueba. Se utilizan biestables en pares, cada uno con una entrada de datos normal, una salida de datos y un reloj para el funcionamiento del sistema. Para el funcionamiento de prueba, los dos biestables forman un par maestro/esclavo con una entrada de escaneo, una salida de escaneo y relojes de escaneo A y B que no se superponen, los cuales se mantienen en nivel bajo durante el funcionamiento del sistema, pero provocan que los datos de escaneo se almacenen cuando se activan durante el escaneo. [ 1 ]
____ | | Pecado ----|S | A ------|> | | Q|---+--------------- Q1 D1 -----|D | | CLK1 ---|> | | |____| | ____ | | | +---|S | B -------------------|> | | Q|------ Q2 / Salida sur D2 ------------------|D | CLK2 ----------------|> | |____|
En una configuración LSSD de un solo pestillo, el segundo pestillo se utiliza únicamente para la operación de escaneo. Permitir su uso como segundo pestillo del sistema reduce la sobrecarga de silicio. [ 1 ]
Véase también
Referencias
- 1 2 Este artículo se basa en material tomado de Level-sensitive+scan+design en el Free On-line Dictionary of Computing antes del 1 de noviembre de 2008 e incorporado bajo los términos de "relicencia" de la GFDL , versión 1.3 o posterior.
- Pruebas de hardware