Verificación de alto nivel

La verificación de alto nivel ( HLV ), o verificación de nivel de sistema electrónico ( ESL ) , es la tarea de verificar diseños ESL a un alto nivel de abstracción; es decir, es la tarea de verificar un modelo que representa hardware por encima del nivel abstracto de transferencia de registros (RTL). Para la síntesis de alto nivel (HLS o síntesis C), HLV es a HLS lo que la verificación funcional es a la síntesis lógica .

El diseño de hardware digital electrónico ha evolucionado desde la abstracción de bajo nivel a nivel de compuertas hasta el nivel de transferencia de registros (RTL); el nivel de abstracción superior a RTL se denomina comúnmente de alto nivel, ESL o nivel de comportamiento/algorítmico.

En la síntesis de alto nivel , los diseños de comportamiento/algorítmicos en código ANSI C/C++/SystemC se sintetizan a RTL, que luego se sintetiza a nivel de compuertas mediante síntesis lógica . La verificación funcional consiste en asegurar que un diseño a nivel RTL o de compuertas cumpla con una especificación. A medida que la síntesis lógica madura, la mayor parte de la verificación funcional se realiza en un nivel de abstracción superior, es decir, a nivel RTL, por lo que la corrección de la herramienta de síntesis lógica en el proceso de traducción de la descripción RTL a la lista de conexiones de compuertas es menos importante hoy en día.

La síntesis de alto nivel es todavía una tecnología emergente, por lo que la verificación de alto nivel tiene hoy en día dos áreas importantes en desarrollo.

1. para validar que HLS es correcto en el proceso de traducción, es decir, para validar que el diseño antes y después de HLS son equivalentes, normalmente a través de métodos formales.
2. para verificar que un diseño en código ANSI C/C++/SystemC se ajusta a una especificación, normalmente a través de una simulación lógica .

• Solución formal: Verificar los modelos de alto nivel comparándolos con los diseños RTL.
• Solución de simulación: Generación inteligente de estímulos, cobertura de código y funcional, verificador de aserciones temporales.

• Accellera
• Nivel de sistema electrónico (ESL)
• Verificación formal
• Lenguaje de especificación de propiedades (PSL)
• Sistema C
• SystemVerilog
• Modelado a nivel de transacción (TLM)

• 1800-2005 — Norma IEEE para System Verilog: lenguaje unificado para el diseño, especificación y verificación de hardware . 2005. doi : 10.1109/IEEESTD.2005.97972 . ISBN 0-7381-4810-5.
• Accellera PSL v1.1 LRM, Accellera
• "Aserción nativa de SystemC para la comprobación de propiedades OCP" www.nascug.org
• "Comprobar la conformidad con TLM2.0, ¿para qué molestarse?" www.nascug.org

• Accellera (anteriormente OSCI; Iniciativa Open SystemC)