Verificación de temporización dinámica

La verificación de temporización dinámica consiste en comprobar que un diseño ASIC sea lo suficientemente rápido como para funcionar sin errores a la frecuencia de reloj objetivo. Esto se logra simulando los archivos de diseño utilizados para sintetizar el diseño del circuito integrado (CI). Esto contrasta con el análisis de temporización estática , que tiene un objetivo similar al de la verificación de temporización dinámica, excepto que no requiere simular la funcionalidad real del CI. ^{[ 1 ]}

Los aficionados suelen realizar una verificación dinámica de temporización al aumentar la frecuencia de reloj de las CPU de sus ordenadores para encontrar la velocidad máxima a la que pueden ejecutar la CPU sin errores. Este tipo de verificación se realiza después de la fabricación del silicio. En el diseño de ASIC, esta verificación se realiza preferiblemente antes de la fabricación del circuito integrado para asegurar que funcione en las condiciones requeridas antes de su producción en masa. ^{[ 1 ]}

• Análisis de sincronización dinámica