Memoria de pista de carreras

La memoria de pista de carreras o memoria de pared de dominio ( DWM ) es un dispositivo de memoria no volátil experimental en desarrollo en el Centro de Investigación Almaden de IBM por un equipo liderado por el físico Stuart Parkin . ^{[ 1 ]} Es un tema actual de investigación activa en el Instituto Max Planck de Física de Microestructuras en el grupo del Dr. Parkin. A principios de 2008, se demostró con éxito una versión de 3 bits. ^{[ 2 ]} Si se desarrollara con éxito, la memoria de pista de carreras ofrecería una densidad de almacenamiento superior a la de dispositivos de memoria de estado sólido comparables, como la memoria flash .

La memoria de pista utiliza una corriente eléctrica coherente de espín para mover dominios magnéticos a lo largo de un nanocable de permalloy de aproximadamente 200 nm de diámetro y 100 nm de espesor. A medida que la corriente fluye a través del cable, los dominios pasan por cabezales magnéticos de lectura/escritura situados cerca del cable, que los modifican para registrar patrones de bits. Un dispositivo de memoria de pista se compone de muchos de estos cables y elementos de lectura/escritura. En su concepto operativo general, la memoria de pista es similar a la memoria de burbuja de las décadas de 1960 y 1970. La memoria de línea de retardo , como las líneas de retardo de mercurio de las décadas de 1940 y 1950, es una forma aún más antigua de tecnología similar, como la utilizada en las computadoras UNIVAC y EDSAC . Al igual que la memoria de burbuja, la memoria de pista utiliza corrientes eléctricas para "empujar" una secuencia de dominios magnéticos a través de un sustrato y más allá de los elementos de lectura/escritura. Las mejoras en las capacidades de detección magnética, basadas en el desarrollo de sensores magnetoresistivos espintrónicos , permiten el uso de dominios magnéticos mucho más pequeños para proporcionar densidades de bits mucho mayores.  

En producción, se esperaba que los cables pudieran reducirse a unos 50 nm. Se consideraron dos configuraciones para la memoria de pista de carreras. La más simple consistía en una serie de cables planos dispuestos en una cuadrícula con cabezales de lectura y escritura ubicados cerca. Una configuración más estudiada utilizaba cables en forma de U dispuestos verticalmente sobre una cuadrícula de cabezales de lectura/escritura en un sustrato subyacente. Esto permitiría que los cables fueran mucho más largos sin aumentar su área 2D, aunque la necesidad de mover los dominios individuales más lejos a lo largo de los cables antes de que lleguen a los cabezales de lectura/escritura resulta en tiempos de acceso aleatorio más lentos. Ambas configuraciones ofrecían un rendimiento de transferencia similar. La principal preocupación en términos de construcción era práctica: si la disposición vertical tridimensional sería factible para la producción en masa. 

Las proyecciones de 2008 sugerían que la memoria de pista ofrecería un rendimiento del orden de 20-32  ns para leer o escribir un bit aleatorio. Esto se comparaba con aproximadamente 10.000.000  ns para un disco duro , o 20-30  ns para la DRAM convencional . Los autores principales discutieron formas de mejorar los tiempos de acceso con el uso de un "reservorio" hasta aproximadamente 9,5  ns. El rendimiento agregado, con o sin el reservorio, sería del orden de 250-670  Mbit/s para la memoria de pista, en comparación con 12800  Mbit/s para una sola DRAM DDR3, 1000  Mbit/s para discos duros de alto rendimiento y 1000 a 4000  Mbit/s para dispositivos de memoria flash. La única tecnología actual que ofrecía una clara ventaja de latencia sobre la memoria de pista era la SRAM , del orden de 0,2  ns, pero a un costo más alto. Tamaño de característica más grande "F" de aproximadamente 45  nm (a partir de 2011) con un área de celda de aproximadamente 140 F ² . ^{[ 3 ] [ 4 ]}

La memoria Racetrack es una de las tecnologías emergentes que buscan reemplazar las memorias convencionales como DRAM y Flash, y que potencialmente ofrecen un dispositivo de memoria universal aplicable a una amplia variedad de funciones. Otros candidatos incluyen la memoria de acceso aleatorio magnetoresistiva (MRAM), la memoria de cambio de fase (PCRAM) y la RAM ferroeléctrica (FeRAM). La mayoría de estas tecnologías ofrecen densidades similares a las de la memoria flash, en la mayoría de los casos inferiores, y su principal ventaja es la ausencia de límites de resistencia a la escritura como los de la memoria flash. La MRAM de campo ofrece un rendimiento excelente con un  tiempo de acceso de hasta 3 ns, pero requiere un  tamaño de celda grande de 25-40 F². Podría utilizarse como reemplazo de la SRAM, pero no como dispositivo de almacenamiento masivo. La mayor densidad de cualquiera de estos dispositivos la ofrece la PCRAM, con un tamaño de celda de aproximadamente 5,8  F², similar a la memoria flash, así como un rendimiento bastante bueno en torno a los 50  ns. Sin embargo, ninguna de ellas puede competir con la memoria Racetrack en términos generales, especialmente en densidad. Por ejemplo, 50  ns permiten operar con aproximadamente cinco bits en un dispositivo de memoria tipo pista de carreras, lo que resulta en un tamaño de celda efectivo de 20/5=4  F², superando fácilmente el producto rendimiento-densidad de PCM. Por otro lado, sin sacrificar la densidad de bits, la misma  área de 20 F² podría albergar 2,5 celdas de memoria alternativas de 2 bits y 8  F² (como RAM resistiva (RRAM) o MRAM de transferencia de par de espín ), cada una de las cuales opera individualmente mucho más rápido (~10  ns).

En la mayoría de los casos, los dispositivos de memoria almacenan un bit en cualquier ubicación dada, por lo que normalmente se comparan en términos de "tamaño de celda", una celda que almacena un bit. El tamaño de celda en sí se da en unidades de F², donde "F" es la regla de diseño de tamaño de característica , que generalmente representa el ancho de la línea de metal. Tanto la memoria flash como la memoria de pista de carreras almacenan múltiples bits por celda, pero aún se puede hacer la comparación. Por ejemplo, los discos duros parecían estar alcanzando límites teóricos alrededor de 650  nm²/bit, ^{[ 5 ]} definidos principalmente por la capacidad de leer y escribir en áreas específicas de la superficie magnética. La DRAM tiene un tamaño de celda de aproximadamente 6  F², la SRAM es mucho menos densa a 120  F². La memoria flash NAND es actualmente la forma más densa de memoria no volátil de uso generalizado, con un tamaño de celda de aproximadamente 4,5  F², pero almacena tres bits por celda para un tamaño efectivo de 1,5  F². La memoria flash NOR es ligeramente menos densa, con una densidad efectiva de 4,75  F², lo que permite una operación de 2 bits en una  celda de 9,5 F². ^{[ 4 ]} En la pista de orientación vertical (en forma de U), se almacenan entre 10 y 20 bits por celda, que tendría un tamaño físico de al menos 20  F². Además, los bits en diferentes posiciones de la "pista" tardarían diferentes tiempos (de ~10 a ~1000  ns, o 10  ns/bit) en ser accedidos por el sensor de lectura/escritura, porque la "pista" movería los dominios a una velocidad fija de ~100  m/s pasando por el sensor de lectura/escritura.

Una limitación de los primeros dispositivos experimentales era que los dominios magnéticos solo podían desplazarse lentamente a través de los cables, requiriendo pulsos de corriente del orden de microsegundos para moverlos con éxito. Esto fue inesperado y resultó en un rendimiento similar al de los discos duros , hasta 1000 veces más lento de lo previsto. Investigaciones recientes han atribuido este problema a imperfecciones microscópicas en la estructura cristalina de los cables, que provocaban que los dominios se "atascaran" en dichas imperfecciones. Mediante un microscopio de rayos X para visualizar directamente los límites entre los dominios, se descubrió que las paredes de dominio se desplazaban con pulsos de tan solo unos pocos nanosegundos cuando estas imperfecciones estaban ausentes. Esto corresponde a un rendimiento macroscópico de aproximadamente 110  m/s. ^{[ 6 ]}

El voltaje necesario para impulsar los dominios a lo largo de la pista sería proporcional a la longitud del cable. La densidad de corriente debe ser suficientemente alta para empujar las paredes de dominio (como en la electromigración ). Una dificultad para la tecnología de pistas surge de la necesidad de una alta densidad de corriente (>10⁸ ^A /cm² ⁾ ; una sección transversal de 30  nm x 100  nm requeriría >3  mA. El consumo de energía resultante es mayor que el requerido para otras memorias, por ejemplo, la memoria de par de transferencia de espín (STT-RAM) o la memoria flash.

Otro desafío asociado con la memoria de pista de carreras es la naturaleza estocástica en la que se mueven las paredes de dominio, es decir, se mueven y se detienen en posiciones aleatorias. ^{[ 7 ]} Se han hecho intentos para superar este desafío produciendo muescas en los bordes del nanocable. ^{[ 8 ]} Los investigadores también han propuesto nanocables escalonados para fijar las paredes de dominio con precisión. ^{[ 9 ]} Las investigaciones experimentales han demostrado ^{[ 10 ]} la efectividad de la memoria de pared de dominio escalonada. ^{[ 11 ]} Recientemente, los investigadores han propuesto enfoques no geométricos como la modulación local de propiedades magnéticas a través de la modificación de la composición. Se utilizan técnicas como la difusión inducida por recocido ^{[ 12 ]} y la implantación iónica ^{[ 13 ] .}

• Efecto de magnetorresistencia gigante (GMR)
• Memoria de acceso aleatorio magnetoresistiva (MRAM)
• Espintrónica
• Transistor de espín

• Redefiniendo la arquitectura de la memoria
• IBM se acerca a una nueva generación de memoria ( vídeo de YouTube )
• Proyecto de memoria IBM Racetrack archivado el 29 de agosto de 2013 en Wayback Machine.