Rebanado de bits

La segmentación de bits es una técnica para construir un procesador a partir de módulos de procesadores con menor ancho de bits, con el fin de aumentar la longitud de palabra; en teoría, para crear una unidad central de procesamiento (CPU) arbitraria de n bits . Cada uno de estos módulos procesa un campo de bits o segmento de un operando . Los componentes de procesamiento agrupados tendrían entonces la capacidad de procesar la longitud de palabra completa elegida para un diseño de software determinado.

La segmentación de bits prácticamente desapareció debido a la mayor integración del microprocesador . Recientemente se ha utilizado en unidades aritmético-lógicas (ALU) para computadoras cuánticas y como técnica de software, por ejemplo, para criptografía en CPU x86 . ^{[ 1 ]}

Los procesadores de división de bits (BSP, por sus siglas en inglés) suelen incluir una unidad aritmético-lógica (ALU, por sus siglas en inglés) de 1 , 2 , 4 , 8 o 16 bits y líneas de control (incluidas las señales de acarreo o desbordamiento que son internas al procesador en los diseños de CPU sin división de bits ).

Por ejemplo, dos chips ALU de 4 bits podrían colocarse uno al lado del otro, con líneas de control entre ellos, para formar una ALU de 8 bits. Cualquier combinación es posible: tres unidades de 1 bit podrían formar una ALU de 3 bits, ^{[ 2 ]} o incluso más unidades para formar una ALU de n bits. Cuatro chips ALU de 4 bits podrían usarse para construir una ALU de 16 bits u ocho chips para construir una ALU de palabra de 32 bits. El diseñador podría agregar tantas secciones como fueran necesarias para manipular longitudes de palabra más largas.

Se utilizaría un microsecuenciador o una ROM de control para ejecutar la lógica que proporciona datos y señales de control para regular el funcionamiento de las ALU componentes.

Microprocesadores de segmento de bits conocidos:

• Segmento de 2 bits:
  • Familia Intel 3000 (1974, ahora descontinuada), por ejemplo, Intel 3002 con Intel 3001, fabricado por Signetics e Intersil ^{[ 3 ].}
  • Familia Signetics 8X02 (1977, actualmente descontinuada) ^{[ 4 ]}
• Segmento de 4 bits:
  • Familia nacional IMP, compuesta principalmente por la RALU IMP-00A/520 (también conocida como MM5750) y varios chips de microcódigo y control ROM enmascarados (CROM, también conocidos como MM5751).
    • National GPC/P / IMP-4 (1973), ^{[ 5 ]} segunda fuente Rockwell
    • El National IMP-8 es un procesador de 8 bits basado en el chipset IMP, que utiliza dos chips RALU y un chip CROM.
    • El National IMP-16 es un procesador de 16 bits basado en el chipset IMP, por ejemplo, cuatro chips RALU con un chip CROM IMP16A/521D y otro IMP16A/522D (se podrían añadir chips CROM opcionales para ampliar el conjunto de instrucciones).
  • Familia AMD Am2900 (1975), por ejemplo AM2901, AM2901A , ^{[ 6 ]} AM2903 ^{[ 6 ]}
  • Memorias monolíticas de la familia 5700/6700 (1974) ^{[ 7 ] [ 8 ] [ 9 ] [ 10 ]} p. ej. MMI 5701 / MMI 6701 , segunda fuente ITT Semiconductors
  • Texas Instruments SBP0400 (1975) y SBP0401, conectables en cascada hasta 16 bits.
  • Texas Instruments SN74181 (1970)
  • Texas Instruments SN74S281 con SN74S282
  • Texas Instruments SN74S481 con SN74S482 (1976) ^{[ 11 ]}
  • Fairchild 33705 ^{[ 6 ]}
  • Fairchild 9400 (MACROLÓGICO), 4700
  • Familia Motorola M10800 (1979), ^{[ 12 ]} p. ej. MC10800 ^{[ 6 ]}
  • El Raytheon RP-16 es un procesador de 16 bits que consta de siete circuitos integrados, utilizando cuatro chips RALU y tres chips CROM.

• Segmento de 8 bits:
  • Sistemas de cuatro fases AL1 (1969, considerado parte del primer microprocesador utilizado en un producto comercial)
  • Texas Instruments SN54AS888 / SN74AS888
  • Fairchild 100K ^{[ 6 ]}
  • ZMD U830C ^{[ 13 ] [ 14 ] [ 15 ]} (1978/1981), conectable en cascada hasta 32 bits
• Segmento de 16 bits:
  • Familia AMD Am29100
  • Sinopsis 49C402
  • ZFT Robotron / ZFTM Dresden U840 (1979/1982), no estrenada

La segmentación de bits, aunque no se denominaba así en aquel entonces, también se utilizaba en los ordenadores antes de la llegada de los circuitos integrados a gran escala (LSI, el predecesor de los VLSI actuales , o circuitos de integración a muy gran escala).

La primera máquina de división de bits fue Whirlwind I , ^{[ 16 ]} construida entre 1946 y 1951. Su diseño tenía una fila de " bastidores de relés " (o "bastidores" para abreviar) para cada grupo de circuitos estrechamente relacionados y altamente interconectados, como la fila A con los registros de la CPU y los circuitos aritméticos. Dentro de una fila, los circuitos de cada posición de bit dentro de una palabra de 16 bits estaban en un bastidor separado, como los bastidores A0-A15 en la fila A.

Dentro de cada bastidor, había paneles que contenían los circuitos para una función específica. Los bastidores de la fila A tenían, de arriba abajo, paneles para el Registro de Instrucciones (o Registro de Programa), el Contador de Programa, los Registros B y de E/S, el Acumulador (donde se realizaban las operaciones aritméticas), el Registro de Verificación y el Registro de Comparación. Esto permitía que cada bastidor A0-A15 fuera idéntico, y que cada panel correspondiente en estos bastidores también lo fuera.

Entre las máquinas posteriores de primera generación construidas con el concepto de segmento de bits se incluyen el Memory Test Computer, construido en el MIT como parte de la investigación Whirlwind entre 1952 y 1953, y el EDSAC 2 , construido en el Laboratorio Matemático de la Universidad de Cambridge entre 1956 y 1958.

En las máquinas de segunda generación (transistores discretos), se utilizó el seccionamiento de bits para dividir los circuitos en una fila de módulos enchufables idénticos, donde cada módulo contenía un bit de cada uno de varios registros. Un ejemplo ^{[ 17 ]} fue el PDP-6 , una máquina de 36 bits con direcciones de memoria de 18 bits, en la que 9 módulos de tipo 6203 contenían los registros de conteo de desplazamiento de 9 bits y exponente de punto flotante, 36 módulos de tipo 6205 contenían los diversos registros aritméticos de 36 bits y 18 módulos de tipo 6206 contenían los diversos registros relacionados con la dirección de memoria de 18 bits.

Antes de mediados de la década de 1970 y finales de la de 1980, existía cierto debate sobre el ancho de bus necesario para el funcionamiento de un sistema informático. La tecnología y los componentes de los chips de silicio eran mucho más caros que en la actualidad. El uso de múltiples unidades aritmético-lógicas (ALU) más sencillas y, por lo tanto, menos costosas, se consideraba una forma de aumentar la potencia de cálculo de manera rentable. Si bien en aquel entonces se hablaba de microprocesadores de 32 bits , pocos se encontraban en producción.

Los mainframes compatibles con la serie UNIVAC 1100 (una de las series más antiguas, que data de 1962) tienen una arquitectura de 36 bits , y el 1100/60 introducido en 1979 utilizaba nueve chips ALU Motorola MC10800 de 4 bits ^{[ 12 ]} para implementar el ancho de palabra necesario utilizando circuitos integrados modernos. ^{[ 18 ]}

En aquel entonces, los procesadores de 16 bits eran comunes pero caros, y los procesadores de 8 bits, como el Z80 , se utilizaban ampliamente en el incipiente mercado de ordenadores domésticos.

La combinación de componentes para producir productos de tipo bit-slice permitió a ingenieros y estudiantes crear ordenadores más potentes y complejos a un coste más razonable, utilizando componentes comerciales que podían configurarse a medida. La complejidad de crear una nueva arquitectura informática se redujo considerablemente cuando los detalles de la ALU ya estaban especificados (y depurados ).

La principal ventaja radicaba en que la segmentación de bits permitía, de forma económica, el uso de transistores bipolares en procesadores más pequeños , los cuales, en aquel entonces, conmutaban mucho más rápido que los transistores NMOS o CMOS . Esto posibilitaba frecuencias de reloj mucho más altas, donde se requería velocidad —por ejemplo, para funciones DSP o transformación de matrices— o , como en el caso del Xerox Alto , la combinación de flexibilidad y velocidad, antes de que las CPU de un solo chip pudieran ofrecer dicha combinación.  

• Arquitectura serie de bits

• Mick, John; Brick, James (1980). Diseño de microprocesadores por segmentos de bits (PDF) . McGraw-Hill. ISBN 0-07-041781-4.

• "Sin filtros: La hora del té en pequeñas dosis" . Archivado del original el 21/10/2013. – una introducción al bitslicing que presenta una implementación pedagógica del Tiny Encryption Algorithm (TEA), un cifrado de bloques , mediante bitslicing.