Entrega de potencia trasera

Intel denomina a su implementación de BPD tecnología PowerVia , cuya introducción está prevista en su nodo de proceso 20A . Entre los beneficios que se le atribuyen a PowerVia se incluyen un aumento del 6 % en la frecuencia de funcionamiento, una reducción del 30 % en la pérdida de potencia y una mayor densidad de transistores. ^{[ 1 ]}

PowerVia implica la construcción de transistores en la cara frontal de la oblea de silicio, mientras que las interconexiones de alimentación se realizan en la cara posterior. Este proceso requiere perforar vías pasantes de silicio (TSV) profundas y estrechas para conectar las interconexiones de alimentación a los transistores. Intel ha desarrollado métodos para garantizar que estas TSV no comprometan la fiabilidad ni la gestión térmica del chip. ^{[ 1 ]} El chip de prueba Blue Sky Creek de Intel demostró las ventajas de este enfoque, mostrando una utilización de celdas superior al 90 % y una posible reducción de costes. ^{[ 2 ]}

Taiwan Semiconductor Manufacturing Company (TSMC) exploró la tecnología BPD, con la intención inicial de introducirla en su nodo de proceso N2P. Sin embargo, TSMC decidió posponer su incorporación debido a consideraciones de costo y complejidad. En su lugar, se centrará en otras mejoras, como la tecnología NanoFlex, que permite una mayor optimización del rendimiento, la potencia y el área (PPA) mediante un diseño de celda flexible. ^{[ 3 ]}

El nodo de proceso A16 de TSMC, cuyo lanzamiento está previsto para 2025, integra la arquitectura Super Power Rail (SPR) junto con transistores de nanohojas. Esta combinación busca mejorar la eficiencia computacional y reducir el consumo de energía. El proceso A16 está diseñado para mitigar la caída de IR , simplificar la distribución de energía y permitir un empaquetado de chips más compacto. TSMC afirma que A16 puede lograr una velocidad de reloj un 10 % mayor o una disminución del consumo de energía de entre el 15 % y el 20 % en comparación con el nodo N2P, al tiempo que aumenta la densidad de chips hasta en un 10 %. ^{[ 2 ]}

Producción en masa en 2027. Chips de prueba ARM con BPD, reducción del 19 % del tamaño del chip y un 10 % más de rendimiento. ^{[ 4 ] [ 5 ]}

Al trasladar la red de suministro de energía a la parte posterior, BPD reduce la caída de tensión que experimentan los transistores. Esto se debe a que las interconexiones de alimentación pueden ser más grandes y menos resistivas, lo que proporciona una fuente de alimentación más estable. Esta estabilidad permite que los transistores operen a frecuencias más altas con menor riesgo de degradación del rendimiento. ^{[ 1 ]}

Con la reubicación de las interconexiones de alimentación, la parte frontal dispone de más espacio para el enrutamiento de señales. Esto reduce la congestión y la capacitancia parásita , lo que se traduce en una transmisión de señales más rápida y eficiente. La reducción de la congestión de señales permite una mayor densidad de empaquetamiento de las celdas lógicas, lo que mejora aún más el rendimiento y la eficiencia del chip. ^{[ 1 ]}

La reubicación de las interconexiones de potencia puede generar mayores densidades térmicas, lo que requiere soluciones de refrigeración innovadoras. Sin embargo, también permite rutas de disipación de calor más eficientes, lo que podría mejorar el rendimiento térmico general si se gestiona correctamente. ^{[ 6 ]}

La implementación de BPD requiere cambios significativos en las metodologías de diseño tradicionales. Los ingenieros deben adaptarse a nuevas reglas y herramientas de diseño que consideren el enrutamiento de la alimentación en la parte posterior. Esto incluye garantizar que la gestión térmica y las tensiones mecánicas se aborden adecuadamente, ya que pueden afectar la fiabilidad y el rendimiento del circuito integrado. ^{[ 6 ]}

El proceso de creación de chips con tecnología BPD implica pasos adicionales, como la creación de TSV y la manipulación de obleas con interconexiones en ambos lados. Estos pasos pueden aumentar los costos de fabricación , aunque empresas como Intel han desarrollado métodos para compensar estos costos optimizando otros aspectos del proceso de diseño del chip. ^{[ 1 ]}