Ámbar (procesador)

El núcleo del procesador Amber es un procesador RISC ( computación con conjunto de instrucciones reducido ) de 32 bits compatible con la arquitectura ARM . Es de código abierto , está alojado en el sitio web OpenCores y forma parte de un movimiento para desarrollar una biblioteca de proyectos de hardware de código abierto . ^{[ 1 ]}

El núcleo Amber es totalmente compatible con el conjunto de instrucciones ARMv2a y, por lo tanto, es compatible con la cadena de herramientas GNU . Esta versión anterior del conjunto de instrucciones ARM es compatible porque no está cubierta por patentes, y por lo tanto puede implementarse sin licencia de ARM Holdings , a diferencia de algunos proyectos de código abierto anteriores (por ejemplo, nnARM ). ^{[ 2 ]} Los núcleos se desarrollaron en Verilog 2001 y están optimizados para la síntesis de matrices de puertas programables en campo (FPGA). Por ejemplo, no hay lógica de reinicio: todos los registros se reinician como parte de la inicialización de la FPGA. El proyecto Amber proporciona un sistema completo de matriz de puertas programables en campo (FPGA) integrado que incorpora el núcleo Amber y varios periféricos, incluidos transmisores/receptores asíncronos universales (UART), temporizadores y una MAC Ethernet .

El proyecto Amber ofrece dos versiones del núcleo. Ambos núcleos implementan la misma arquitectura de conjunto de instrucciones (ISA) y son totalmente compatibles a nivel de software.

• El Amber 23 cuenta con una arquitectura de tres etapas, una caché unificada de instrucciones y datos, una interfaz Wishbone y alcanza una velocidad de 0,75 DMIPS ( Dhrystone ) por MHz. El núcleo Amber 23 es un núcleo de 32 bits muy compacto y de alto rendimiento. Las instrucciones basadas en registros se ejecutan en un ciclo, excepto las que implican multiplicación. Las instrucciones de carga y almacenamiento requieren tres ciclos. La arquitectura del núcleo se detiene cuando se produce un fallo de caché o cuando el núcleo realiza un acceso Wishbone.
• El Amber 25 cuenta con una arquitectura de pipeline de 5 etapas, cachés de datos e instrucciones independientes, una interfaz Wishbone y alcanza una velocidad de 1,0 DMIPS por MHz. El núcleo Amber 25 ofrece un rendimiento entre un 30 % y un 40 % superior al del núcleo Amber 23 y es entre un 30 % y un 40 % más grande. Las instrucciones basadas en registros se ejecutan en un ciclo, excepto aquellas que implican multiplicación u operaciones de desplazamiento complejas. Las instrucciones de carga y almacenamiento también se ejecutan en un ciclo, salvo que exista un conflicto de registro con la instrucción siguiente. El pipeline del núcleo se detiene cuando se produce un fallo de caché en cualquiera de las cachés, cuando se detecta un conflicto de instrucciones, cuando se ejecuta un desplazamiento complejo o cuando el núcleo realiza un acceso Wishbone.

Ambos núcleos se han verificado arrancando un kernel de Linux 2.4. Las versiones del kernel de Linux de la rama 2.4 y anteriores contienen configuraciones para la ISA compatible. Las versiones del kernel de Linux 2.6 y posteriores no admiten explícitamente la ISA ARM v2a y, por lo tanto, requieren más modificaciones para funcionar. Los núcleos no contienen una unidad de gestión de memoria (MMU), por lo que solo pueden ejecutar una variante de Linux sin memoria virtual, como μClinux .

• Computadoras Acorn

Para obtener una descripción de la arquitectura ARMv2a, consulte Archimedes Operating System: A Dabhand Guide ^{[ 3 ]} o Acorn RISC Machine Family Data Manual ^{[ 4 ]} .

• Sitio web oficial
• Especificación del núcleo ámbar
• Blog de Marsohod
• Clarke, Peter (24 de junio de 2013). "Cambridge Calling: El auge de los clones ARM" . Blog de automoción. EE Times . Consultado el 21 de mayo de 2018 .