Aldec

Aldec fue fundada en 1984 por el Dr. Stanley M. Hyduke. En 1985, la compañía lanzó su primer producto: el simulador de nivel de compuertas SUSIE, basado en MS-DOS . Durante los siguientes años, varias versiones del producto se utilizaron como simuladores complementarios para herramientas populares de entrada de esquemas, como OrCAD . Al percibir la creciente popularidad de Microsoft Windows , Aldec adaptó su simulador a esta plataforma y añadió una herramienta de entrada de esquemas y gestión de diseño. El nuevo paquete de software se lanzó en 1992 como Active-CAD (algunas versiones básicas del paquete se vendieron durante un tiempo bajo la marca Susie-CAD ). Una de las características distintivas de Active-CAD era la capacidad de transferir instantáneamente los cambios del esquema al simulador, lo que permitía una rápida verificación del comportamiento del circuito modificado.

En 1996, Aldec firmó un acuerdo con Xilinx que permitía la distribución de la versión exclusiva de Active-CAD para Xilinx bajo el nombre de Foundation . Si bien Active-CAD era compatible con VHDL y Verilog mediante macros esquemáticas, el lanzamiento de Active-VHDL en 1997 marcó el cambio del diseño basado en listas de conexiones al diseño basado en HDL. Tras añadir compatibilidad con Verilog, Active-VHDL pasó a llamarse Active-HDL y seguía disponible en 2020.

En 2000, Aldec lanzó un simulador HDL de alto rendimiento que funcionaba no solo en Windows , sino también en plataformas Solaris y Linux . ^{[ 2 ]} En 2001, ALDEC añadió hardware a su línea de productos: la plataforma HES (Hardware Embedded Simulation) que permitía la aceleración por hardware de la simulación HDL y la creación incremental de prototipos de hardware. En 2003 se lanzó Riviera-PRO, compatible con la verificación basada en aserciones (OpenVera, PSL y SystemVerilog se pueden usar para escribir propiedades, aserciones y cobertura). En 2004 se añadió compatibilidad con SystemC y la parte de SystemVerilog que no utiliza aserciones. En 2005, aparecieron por primera vez en las herramientas de Aldec las interfaces para MATLAB y Simulink. En 2006, Riviera-PRO fue el primer simulador compatible con la Open IP Encryption Initiative de Synplicity . ^{[ 3 ]}

Estimulada por las solicitudes de los usuarios de Verilog, Aldec lanzó en 2007 una herramienta avanzada de análisis de código configurable por el usuario que implementaba reglas creadas por el consorcio STJapanese de los principales proveedores de silicio. En 2008, la compañía lanzó ALINT: Design Rule Checker (STARC – Consorcio Japonés de 11 Empresas de ASIC). En 2010, lanzó soporte para VHDL IEEE 1076-2008. También en 2010, Active-HDL de Aldec ganó el premio a la Mejor Herramienta de Diseño y Simulación de FPGA en China. En 2011, Aldec entregó soporte para UVM 1.0, OVM 2.1.2 y VMM 1.1.1a, y lanzó un  emulador de diseño de 4 MHz. También ganó el premio al Mejor Proveedor de Plataforma de Diseño y Verificación de FPGA en China. En 2012, Aldec entró en el mercado de prototipado de SoC/ASIC con HES-7, y lanzó conjuntamente OSVVM y VHDL Verification. En 2013, Aldec lanzó Spec-TRACER Requirements Lifecycle Management. En 2015, lanzó ALINT-PRO con verificación CDC, y en 2016, lanzó la línea de productos TySOM para desarrollo embebido con FPGA SoC. En 2020, lanzó compatibilidad con VHDL IEEE 1076-2019.

• Active-HDL es un entorno de desarrollo para FPGA basado en un simulador HDL de núcleo común. Admite herramientas de depuración y entrada de diseño tanto gráficas como textuales, permite la simulación en lenguajes mixtos (VHDL/Verilog/EDIF/SystemC/SystemVerilog) y proporciona una interfaz unificada para diversas herramientas de síntesis e implementación. También admite la verificación basada en aserciones con Open Vera, PSL o SystemVerilog Assertion. Existen versiones especiales del software compatibles con un único fabricante de FPGA, como Active-HDL Lattice Edition . Solo disponible para la plataforma MS Windows.
• Riviera-PRO es un simulador HDL de alta gama diseñado para ASIC y FPGA de gran tamaño. Riviera-PRO amplía las funciones de simulación de Active-HDL con soporte para metodologías de verificación avanzadas como análisis estático de código, cobertura funcional, OVM y UVM , aceleración de hardware y creación de prototipos. Riviera-PRO es una nueva generación de la herramienta Riviera-Classic y está disponible en versiones de 32 y 64 bits para MS Windows y Linux.
• HES-DVM : solución que permite acelerar la simulación HDL (reducción del tiempo de verificación de 10 a 50 veces), emular todo el diseño y realizar la co-simulación de hardware y software (útil en el desarrollo de sistemas embebidos ).
• ALINT-PRO : un marco único para la verificación/análisis de reglas de diseño y el análisis CDC. ALINT-PRO puede realizar un análisis textual exhaustivo de los archivos fuente de diseño individuales en Verilog, VHDL y SystemVerilog, así como comprobaciones avanzadas de toda la jerarquía de diseño. Dispone de múltiples conjuntos de reglas predefinidas altamente configurables y permite crear nuevas reglas personalizadas mediante la API proporcionada . La metodología de análisis basado en fases integrada permite una verificación de reglas más rápida y eficiente. ALINT-PRO admite sin problemas la ejecución de las comprobaciones de reglas para diseños destinados a la implementación en FPGA utilizando tecnologías de Xilinx , Intel , Microsemi y Lattice con una configuración mínima.
• Spec-TRACER es una aplicación unificada para la gestión del ciclo de vida de los requisitos, diseñada específicamente para diseños FPGA y ASIC. Facilita la captura, gestión, análisis, trazabilidad e informes de requisitos; se integra con herramientas de diseño y simulación HDL basadas en Windows.
• Productos de propiedad intelectual : un conjunto de bloques de propiedad intelectual de uso general creados por Aldec y sus socios, validados en entornos Active-HDL y Riviera-PRO.

• HES-7 : solución de prototipado ASIC basada en FPGA de alta capacidad y alta densidad . Gracias a las placas de prototipado Xilinx Virtex-7 basadas en FPGA , HES-7 permite probar diseños de hasta 24 millones de puertas lógicas ASIC.
• Microsemi RTAX/RTSX Prototipado : la forma eficiente de prototipar diseños con FPGA resistentes a la radiación mediante placas de prototipado compatibles con el encapsulado, equipadas con chips reprogramables basados ​​en memoria flash. La solución incluye software opcional para la traducción de listas de conexiones.
• Sistema de prueba de conformidad DO-254 (CTS) : Se trata de una solución de verificación completa que garantiza que la FPGA de su sistema cumpla con la norma DO-254/ED80. El CTS permite realizar una simulación avanzada en hardware, en lugar de las pruebas de hardware tradicionales. Como vectores de prueba para la simulación en hardware, puede reutilizar el mismo banco de pruebas con resultados de cobertura de código del 100 % obtenidos de la simulación RTL. Al reutilizar el mismo banco de pruebas, la verificación de hardware puede lograr fácilmente la trazabilidad de los requisitos. Puede realizar la simulación en hardware a gran velocidad en el dispositivo de destino. El CTS también permite comparar y depurar fácilmente los resultados de la simulación en hardware y la simulación HDL mediante el formato de forma de onda.
• TySOM : placas de desarrollo integradas y tarjetas hija FMC basadas en la serie Xilinx Zynq-7000, destinadas a IoT, ADAS y visión artificial industrial.