Conjunto de instrucciones Atmel AVR

Además de estos 32 registros de propósito general, la CPU tiene algunos registros de propósito especial:

• PC: Contador de programa de 16 o 22 bits
• SP: puntero de pila de 8 o 16 bits
• SREG: registro de estado de 8 bits
• RAMPX, RAMPY, RAMPZ, RAMPD y EIND: registros de segmento de 8 bits que se anteponen a las direcciones de 16 bits para formar direcciones de 24 bits; solo disponibles en partes con grandes espacios de direcciones.

Los bits del registro de estado son:

0. C Bandera de acarreo . Esta es una bandera de préstamo en restas.
1. Indicador Z de cero . Se activa cuando el resultado de una operación aritmética es cero y se desactiva cuando es distinto de cero.
2. N Indicador negativo . Se establece como una copia del bit más significativo de un resultado aritmético.
3. V Indicador de desbordamiento . Se activa en caso de desbordamiento del complemento a dos .
4. Bandera con el signo S. Exclusiva de AVR, esta siempre es N ⊕ V, y muestra el signo verdadero de una comparación.
5. H Indicador de medio acarreo . Este es un acarreo interno de sumas y se utiliza para admitir la aritmética BCD .
6. Copia del bit T. Las instrucciones especiales de carga y almacenamiento de bits utilizan este bit.
7. Indicador de interrupción . Se activa cuando las interrupciones están habilitadas.

Existen dos casos especiales que facilitan la aritmética de múltiples bytes:

• Las instrucciones INC`and` no modifican el indicador de acarreo, por lo que pueden usarse para iterar sobre operandos aritméticos de precisión arbitraria . ^{[ 2 ] : 84, 101}DEC
• Las instrucciones CPC, SBCy SBCI(comparar/restar con acarreo) no establecen el indicador Z cuando el resultado es cero, sino que solo lo borran si el resultado no es cero. ^{[ 2 ] : 79,147,149} Para comparaciones de varios bytes de precisión fija , implementadas con una secuencia desenrolladaCP; CPC; CPC; CPC , esto produce un indicador cero que se establece solo si la diferencia total es cero.

Partiendo del núcleo "clásico" original, las mejoras se organizan en los siguientes niveles, cada uno de los cuales incluye todo lo anterior:

1. El núcleo "clásico" solo tiene la forma de instrucción con operando cero LPM, que es equivalente a LPM r0,Z.
2. "Classic plus" agrega la MOVWinstrucción para mover pares de registros y la forma más general de la instrucción LPM ( LPM Rd,Zy LPM Rd,Z+) que permite un registro de destino arbitrario y el autoincremento del puntero Z.
3. Los núcleos "mejorados" añaden las instrucciones de multiplicación.
4. Los núcleos XMEGA no añaden nuevas instrucciones propiamente dichas , pero sí introducen algunos cambios significativos:
   • Se reorganiza el mapa de memoria, eliminando la asignación de memoria del archivo de registros del procesador (de modo que los puertos de E/S comienzan en la dirección 0 de la RAM) y ampliando el rango de puertos de E/S. Ahora, los primeros 4 KB corresponden a registros de funciones especiales, los siguientes 4 KB a memoria flash de datos y la RAM normal comienza en 8 KB.
   • No es necesario deshabilitar explícitamente las interrupciones antes de ajustar los registros del puntero de pila (SPL y SPH); cualquier escritura en SPL deshabilita automáticamente las interrupciones durante 4 ciclos de reloj para dar tiempo a que se actualice SPH.
   • Otros registros multibyte cuentan con registros de sombra para permitir lecturas y escrituras atómicas . Al leer el byte de menor orden, los bytes de orden superior se copian a los registros de sombra, de modo que su lectura posterior genera una instantánea del registro en el momento de la primera lectura. Las escrituras en los bytes de menor orden se almacenan en búfer hasta que se escribe el byte de mayor orden, momento en el que se actualiza atómicamente todo el registro multibyte.
5. Los núcleos XMEGA posteriores (específicamente, los modelos B, C y AU, como el ATxmega16A4U, pero no los modelos anteriores A, D y E, como el ATxmega16D4) añaden cuatro instrucciones atómicas de lectura, modificación y escritura : intercambio ( XCH), carga y configuración, carga y borrado, y carga y alternancia. Estas ayudan a coordinarse con periféricos de acceso directo a memoria , en particular un controlador USB .

Con menor capacidad que los núcleos de CPU "clásicos" se encuentran dos subconjuntos: el núcleo "AVR1" y el "AVR tiny". Curiosamente, los procesadores con la marca "ATtiny" cuentan con una variedad de núcleos, incluyendo AVR1 (ATtiny11, ATtiny28), clásico (ATtiny22, ATtiny26), clásico+ (ATtiny24) y AVRtiny (ATtiny20, ATtiny40).

El subconjunto AVR1 no fue popular y no se han introducido nuevos modelos desde el año 2000. Omite toda la RAM excepto los 32 registros mapeados en las direcciones 0–31 y los puertos de E/S en las direcciones 32–95. La pila se reemplaza por una pila de hardware de 3 niveles y se eliminan las instrucciones PUSHy POP. Se eliminan todas las operaciones de 16 bits, así como IJMP, ICALL, y todos los modos de direccionamiento de carga y almacenamiento excepto el indirecto a través de Z.

Un segundo intento, más exitoso, de subconjuntar el conjunto de instrucciones AVR es el núcleo "AVR tiny".

El cambio más significativo es que el núcleo AVRtiny omite los registros R0–R15. Los registros tampoco están mapeados en memoria, con puertos de E/S del 0 al 63 y RAM de propósito general que comienza en la dirección 64. Se omiten las operaciones aritméticas de 16 bits ( ADIW, SBIW), así como los modos de direccionamiento de carga/almacenamiento con desplazamiento ( Y+d, Z+d), pero se conservan los modos de direccionamiento de predecremento y postincremento. LPMSe omite la instrucción; en su lugar, la ROM del programa se mapea al espacio de direcciones de datos y se puede acceder a ella con instrucciones de carga normales.

LDSFinalmente, el núcleo AVRtiny elimina las instrucciones de 2 palabras STSpara el direccionamiento directo de la RAM y, en su lugar, utiliza el espacio de código de operaciónLDS previamente asignado a las instrucciones de carga/almacenamiento con desplazamiento para nuevas instrucciones de 1 palabra STSque pueden acceder a las primeras 128 ubicaciones de la RAM de propósito general, direcciones 0x40 a 0xBF. (Las INinstrucciones OUTproporcionan acceso directo al espacio de E/S de 0 a 0x3F).

Los núcleos más pequeños tienen ≤256 bytes de espacio de direcciones de datos (lo que significa ≤128 bytes de RAM después de eliminar los puertos de E/S y otras direcciones reservadas) y ≤8192 bytes (8 KiB) de ROM de programa. Estos solo tienen un puntero de pila de 8 bits (en SPL) y solo admiten las instrucciones de salto/llamada relativas de 12 bits RJMP/ RCALL. (Como el contador de programa AVR cuenta palabras de 16 bits, no bytes, un desplazamiento de 12 bits es suficiente para direccionar 2 ¹³ bytes de ROM).

Se incluyen capacidades adicionales de direccionamiento de memoria según sea necesario para acceder a los recursos disponibles:

1. Los modelos con más de 256 bytes de espacio de direcciones de datos (≥256 bytes de RAM) tienen un puntero de pila de 16 bits, con la mitad superior en el registro SPH.
2. JUMPLos modelos con más de 8 KiB de ROM añaden las instrucciones de 2 palabras (22 bits) CALL. (Algunos modelos antiguos presentan un error si una instrucción de salto va seguida de una instrucción de 2 palabras).
3. Los modelos con >64 KiB de ROM agregan la ELPMinstrucción y el registro RAMPZ correspondiente. LPMLas instrucciones extienden con ceros la dirección de ROM en Z; ELPMlas instrucciones anteponen el registro RAMPZ para los bits altos. Esto no es lo mismo que la LPMinstrucción más general; existen modelos "clásicos" con solo la forma de operando cero de ELPM(ATmega103 y at43usb320). Cuando el autoincremento está disponible (la mayoría de los modelos), actualiza toda la dirección de 24 bits, incluido RAMPZ.
4. Los modelos (poco comunes) con más de 128 KiB de ROM tienen un contador de programa de 3 bytes. Las llamadas y retornos de subrutinas utilizan un byte adicional de espacio de pila, hay un nuevo registro EIND para proporcionar bits altos adicionales para saltos y llamadas indirectas, y hay nuevas instrucciones extendidas EIJMPque EICALLusan EIND:Z como dirección de destino. (Las instrucciones anteriores IJMPusan ICALLZ con extensión de ceros).
5. Los modelos (poco comunes) con más de 64 KiB de espacio de direcciones de RAM extienden los límites de direccionamiento de RAM de 16 bits con los registros RAMPX, RAMPY, RAMPZ y RAMPD. Estos proporcionan bits altos adicionales para los modos de direccionamiento que utilizan los pares de registros X, Y o Z, respectivamente, o las instrucciones de direccionamiento directo LDS/ STS. A diferencia del acceso a la ROM, no existen instrucciones "extendidas" específicas; en su lugar, los registros RAMP se utilizan incondicionalmente.

Tres instrucciones están presentes únicamente en los modelos que cuentan con la función de hardware correspondiente.

• SPMPara almacenar en la memoria flash ROM, solo está presente en procesadores con memoria flash ROM (la mayoría de ellos).
• BREAKpara invocar el depurador en el chip , se omite en algunos modelos pequeños que no tienen soporte para depurador en el chip.
• DESPara realizar rondas del Estándar de Cifrado de Datos , está presente en los modelos XMEGA con soporte para acelerador DES.

Las arquitecturas distintas de AVR1 se nombran según las convenciones de avr-libc. ^{[ 3 ]}

^El conjunto de registros reducido se limita a R16 a R31. ^{[ 2 ]}