ARM Cortex-A15

El ARM Cortex-A15 MPCore es un núcleo de procesador de 32 bits con licencia de ARM Holdings que implementa la arquitectura ARMv7-A . Es un procesador multinúcleo con una arquitectura de pipeline superscalar fuera de orden que funciona a hasta 2,5 GHz . ^{[ 6 ]} 

ARM ha afirmado que el núcleo Cortex-A15 es un 40 por ciento más potente que el núcleo Cortex-A9 con el mismo número de núcleos a la misma velocidad. ^{[ 7 ]} Los primeros diseños del A15 aparecieron en otoño de 2011, pero los productos basados ​​en el chip no llegaron al mercado hasta 2012. ^{[ 1 ]}

Las características clave del núcleo Cortex-A15 son:

• Extensiones de direcciones físicas grandes (LPAE) de 40 bits que permiten el direccionamiento de hasta 1 TB de RAM con un espacio de direcciones virtuales de 32 bits . ^{[ 8 ] [ 9 ] [ 10 ]} 
• Pipeline de enteros de 15 etapas/punto flotante de 17 a 25 etapas, con emisión especulativa fuera de orden Pipeline de ejecución superescalar de 3 vías ^{[ 11 ]}
• 4 núcleos por clúster, hasta 2 clústeres por chip con CoreLink 400 (CCI-400, una interconexión coherente AMBA-4) y 4 clústeres por chip con CCN-504. ^{[ 12 ]} ARM proporciona las especificaciones, pero los licenciatarios diseñan individualmente los chips ARM, y AMBA-4 escala más allá de 2 clústeres. El límite teórico es de 16 clústeres; se utilizan 4 bits para codificar el número CLUSTERID en el registro CP15 (bits 8 a 11). ^{[ 13 ]}
• Extensiones DSP y NEON SIMD integradas (por núcleo)
• Unidad de punto flotante VFPv4 integrada (por núcleo)
• Compatibilidad con virtualización de hardware
• Codificación del conjunto de instrucciones Thumb-2 para reducir el tamaño de los programas con poco impacto en el rendimiento.
• Extensiones de seguridad de TrustZone
• Jazelle RCT para compilación JIT
• Programa Trace Macrocell y CoreSight Design Kit para el seguimiento discreto de la ejecución de instrucciones.
• 32  KB de caché L1 de datos + 32  KB de caché L1 de instrucciones por núcleo
• Controlador de caché de nivel 2 integrado de baja latencia, hasta 4  MB por clúster.

La primera implementación provino de Samsung en 2012 con el Exynos 5 Dual, que se lanzó en octubre de 2012 con el Samsung Chromebook Series 3 (versión ARM), seguido en noviembre por el Google Nexus 10 .

Comunicados de prensa sobre las implementaciones actuales:

• SoC de Broadcom ^{[ 14 ]}
• HiSilicon K3V3 ^{[ 15 ]}
• Nvidia Tegra 4 (Wayne) ^{[ 16 ]} y Tegra K1.
• Samsung Exynos 5 Dual, Quad y Octa ^{[ 17 ]}
• ST-Ericsson Nova A9600 (cancelado) ( doble núcleo a 2,5  GHz sobre 20k DMIPS) ^{[ 18 ] [ 19 ]}
• SoCs OMAP 5 de Texas Instruments ^{[ 20 ]} y familia Sitara AM57x ^{[ 21 ]}

Se espera que otros licenciatarios, como LG , ^{[ 22 ] [ 23 ]} produzcan un diseño basado en A15 en algún momento.

• Arquitectura ARM
• Comparación de núcleos ARMv7-A
• Comparación de núcleos ARMv8-A
• JTAG
• Lista de aplicaciones de los núcleos ARM
• Lista de núcleos ARM

• Sitio web oficial